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公开(公告)号：CN100353456C
公开(公告)日：2007-12-05
申请号：CN00104077.4
申请日：2000-03-17
Applicant: 株式会社东芝
CPC classification number: G11C29/785 , G11C29/81
Abstract: 减少总备用部件数，提高冗余电路的面积效率而不降低DRAM中不合格存储单元的补救效率。具备：分别设置在把存储单元阵列分割成多个构成的多个标准存储体内的第1备用部件；设置在与标准存储体不同的备用存储体内的第2备用部件；选择驱动第1备用部件的多个第1备用译码器；选择驱动第2备用部件的第2备用译码器；把第2备用部件选择性地分配给多个标准存储体内的任意存储体的置换控制电路。
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公开(公告)号：CN101089999A
公开(公告)日：2007-12-19
申请号：CN200710101295.1
申请日：2000-03-17
Applicant: 株式会社东芝
IPC: G11C29/00
Abstract: 减少总备用部件数，提高冗余电路的面积效率而不降低DRAM中不合格存储单元的补救效率。具备：分别设置在把存储单元阵列分割成多个构成的多个标准存储体内的第1备用部件；设置在与标准存储体不同的备用存储体内的第2备用部件；选择驱动第1备用部件的多个第1备用译码器；选择驱动第2备用部件的第2备用译码器；把第2备用部件选择性地分配给多个标准存储体内的任意存储体的置换控制电路。
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Patent Agency Ranking
公开(公告)号：CN1322513C
公开(公告)日：2007-06-20
申请号：CN00106448.7
申请日：2000-04-10
Applicant: 株式会社东芝
IPC: G11C11/34 , H01L27/108
CPC classification number: G11C8/18 , G11C8/12 , G11C11/406
Abstract: DRAM中，在具有分别由多个子阵列构成的多个储存体，在不同的储存体的子阵列之间有共用读出放大电路，为读出或写入数据，具有将各个储存体内所选择的子阵列活性化的行存取方式，具有以同一定时将储存体内的多个子阵列活性化并刷新储存单元数据的刷新方式，而且在刷新方式在1个储存体内以同一定时所活性化的子阵列个数，比行存取方式在1个储存体内活性化的子阵列个数要多。因此，减低动作制约的发生几率，可高速工作，实现了系统性能高的非独立储存体方式的DRAM。
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公开(公告)号：CN101086898A
公开(公告)日：2007-12-12
申请号：CN200710101296.6
申请日：2000-03-17
Applicant: 株式会社东芝
IPC: G11C29/00
Abstract: 减少总备用部件数，提高冗余电路的面积效率而不降低DRAM中不合格存储单元的补救效率。具备：分别设置在把存储单元阵列分割成多个构成的多个标准存储体内的第1备用部件；设置在与标准存储体不同的备用存储体内的第2备用部件；选择驱动第1备用部件的多个第1备用译码器；选择驱动第2备用部件的第2备用译码器；把第2备用部件选择性地分配给多个标准存储体内的任意存储体的置换控制电路。
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公开(公告)号：CN1270393A
公开(公告)日：2000-10-18
申请号：CN00106448.7
申请日：2000-04-10
Applicant: 株式会社东芝
IPC: G11C11/34 , H01L27/108
CPC classification number: G11C8/18 , G11C8/12 , G11C11/406
Abstract: DRAM中,在具有分别由多个子阵列构成的多个储存体,在不同的储存体的子阵列之间有共用读出放大电路,为读出或写入数据,具有将各个储存体内所选择的子阵列活性化的行存取方式,具有以同一定时将储存体内的多个子阵列活性化并刷新储存单元数据的刷新方式,而且在刷新方式在1个储存体内以同一定时所活性化的子阵列个数,比行存取方式在1个储存体内活性化的子阵列个数要多。因此,减低动作制约的发生机率,可高速工作,实现了系统性能高的非独立储存体方式的DRAM。
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公开(公告)号：CN100585742C
公开(公告)日：2010-01-27
申请号：CN200710101295.1
申请日：2000-03-17
Applicant: 株式会社东芝
IPC: G11C29/00
Abstract: 减少总备用部件数，提高冗余电路的面积效率而不降低DRAM中不合格存储单元的补救效率。具备：分别设置在把存储单元阵列分割成多个构成的多个标准存储体内的第1备用部件；设置在与标准存储体不同的备用存储体内的第2备用部件；选择驱动第1备用部件的多个第1备用译码器；选择驱动第2备用部件的第2备用译码器；把第2备用部件选择性地分配给多个标准存储体内的任意存储体的置换控制电路。
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公开(公告)号：CN1274161A
公开(公告)日：2000-11-22
申请号：CN00104077.4
申请日：2000-03-17
Applicant: 株式会社东芝
CPC classification number: G11C29/785 , G11C29/81
Abstract: 减少总备用部件数,提高冗余电路的面积效率而不降低DRAM中不合格存储单元的补救效率。具备:分别设置在把存储单元阵列分割成多个构成的多个标准存储体内的第1备用部件;设置在与标准存储体不同的备用存储体内的第2备用部件;选择驱动第1备用部件的多个第1备用译码器;选择驱动第2备用部件的第2备用译码器;把第2备用部件选择性地分配给多个标准存储体内的任意存储体的置换控制电路。
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