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公开(公告)号：CN102739230A
公开(公告)日：2012-10-17
申请号：CN201210070978.6
申请日：2012-03-16
Applicant: 株式会社东芝
IPC: H03K19/0175
CPC classification number: H03K19/017527
Abstract: 公开一种输入电路。其中，第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。
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公开(公告)号：CN106098659A
公开(公告)日：2016-11-09
申请号：CN201610016717.4
申请日：2016-01-11
Applicant: 株式会社东芝
IPC: H01L23/48 , H01L23/488 , H01L21/60
CPC classification number: H01L25/18 , G11C5/02 , G11C5/025 , H01L23/5226 , H01L23/525 , H01L23/528 , H01L23/5386 , H01L24/06 , H01L24/13 , H01L24/16 , H01L24/17 , H01L24/29 , H01L24/81 , H01L25/0657 , H01L2224/02372 , H01L2224/13024 , H01L2224/13025 , H01L2224/131 , H01L2224/16145 , H01L2224/16146 , H01L2224/16227 , H01L2224/1703 , H01L2224/17181 , H01L2225/06513 , H01L2225/06517 , H01L2225/06527 , H01L2225/06541 , H01L2924/15311 , H01L2924/014 , H01L23/48 , H01L23/488 , H01L24/01 , H01L24/10 , H01L24/12 , H01L2224/01 , H01L2224/10 , H01L2224/12
Abstract: 实施方式的半导体装置具备：第1半导体芯片；第1配线及第2配线，设置在所述第1半导体芯片的第1面的上方；第1端子，与所述第1配线的一端及所述第2配线的一端连接，且与外部连接；第2端子，与所述第1配线的另一端连接；及第3端子，与所述第2配线的另一端连接，且与所述第2端子连接。
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公开(公告)号：CN102231375A
公开(公告)日：2011-11-02
申请号：CN201110159556.1
申请日：2007-12-27
Applicant: 株式会社东芝
IPC: H01L25/065 , H01L23/538 , H01L23/498 , G06K19/07
CPC classification number: H01L25/0657 , H01L24/06 , H01L2224/05553 , H01L2224/05599 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/49175 , H01L2224/85399 , H01L2225/0651 , H01L2225/06527 , H01L2225/06555 , H01L2225/06562 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01023 , H01L2924/01033 , H01L2924/01074 , H01L2924/01079 , H01L2924/01082 , H01L2924/07802 , H01L2924/00
Abstract: 本发明提供一种半导体装置和具有该半导体装置的存储卡，半导体装置包括：封装衬底；第一至第四半导体芯片，具有长方形的上表面，依次层叠在封装衬底上，第一和第三半导体芯片分别具有仅沿一个短边设置的多个第一和第三焊盘，第二和第四半导体芯片分别具有仅沿一个短边设置的多个第二和第四焊盘，使由第二以及第四半导体芯片的长边和未设置多个第二焊盘的短边形成的顶点与由第一以及第三半导体芯片的长边和未设置多个第一焊盘的短边形成的顶点上下重合、且使第一以及第三半导体芯片的长边与第二以及第四半导体芯片的长边交叉地重叠，覆盖第一焊盘地在第二半导体芯片上层叠第三半导体芯片，覆盖第二焊盘地在第三半导体芯片上层叠第四半导体芯片。
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公开(公告)号：CN102214629A
公开(公告)日：2011-10-12
申请号：CN201110159650.7
申请日：2007-12-27
Applicant: 株式会社东芝
IPC: H01L23/488 , H01L25/065
CPC classification number: H01L25/0657 , H01L24/06 , H01L2224/05553 , H01L2224/05599 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/49175 , H01L2224/85399 , H01L2225/0651 , H01L2225/06527 , H01L2225/06555 , H01L2225/06562 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01023 , H01L2924/01033 , H01L2924/01074 , H01L2924/01079 , H01L2924/01082 , H01L2924/07802 , H01L2924/00
Abstract: 本发明提供一种半导体装置和具有该半导体装置的存储卡，该半导体装置包括：封装衬底，在表面具有多个第一和第二衬底焊盘和连接第一和第二衬底焊盘的衬底布线；长方形的第一半导体芯片，层叠在封装衬底的表面上，具有沿长方形的短边设置的多个第一焊盘；以及长方形的第二半导体芯片，层叠在第一半导体芯片上，具有沿长方形的短边设置的多个第二焊盘，以使由第二半导体芯片的长边和未设置多个第二焊盘的短边形成的顶点与由第一半导体芯片的长边和未设置多个第一焊盘的短边形成的顶点上下重合、且使第一与第二半导体芯片的长边交叉地重叠，第一与第二焊盘是镜面状反转的排列，第一衬底焊盘与第一焊盘、第二衬底焊盘与第二焊盘分别连接。
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Patent Agency Ranking
公开(公告)号：CN101211902A
公开(公告)日：2008-07-02
申请号：CN200710160857.X
申请日：2007-12-27
Applicant: 株式会社东芝
IPC: H01L25/00 , H01L25/065 , H01L23/488 , H01L23/498
CPC classification number: H01L25/0657 , H01L24/06 , H01L2224/05553 , H01L2224/05599 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/49175 , H01L2224/85399 , H01L2225/0651 , H01L2225/06527 , H01L2225/06555 , H01L2225/06562 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01023 , H01L2924/01033 , H01L2924/01074 , H01L2924/01079 , H01L2924/01082 , H01L2924/07802 , H01L2924/00
Abstract: 本发明提供半导体装置。能够使多芯片封装小型化以及轻薄化，此外能够简化封装内的接线。涉及本发明的半导体装置，具备，封装衬底(100)；具有长方形的上面的层叠在上述封装衬底(100)上的第1以及第2半导体芯片(10、20)，上述第1半导体芯片(10)具有沿着一条短边W1设置的多个第1焊盘(11)，上述第2半导体芯片(20)具有沿着1条短边设置的多个第2焊盘(21)，层叠成由上述第2半导体芯片的长边和没有设置上述多个第2焊盘(21)的短边组成的顶点，和由上述第1半导体芯片(10)的长边和没有设置上述多个第1焊盘(11)的短边的顶点在上下重合，第1以及第2半导体芯片(10、20)的长边交叉。
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公开(公告)号：CN101211902B
公开(公告)日：2011-08-10
申请号：CN200710160857.X
申请日：2007-12-27
Applicant: 株式会社东芝
IPC: H01L25/00 , H01L25/065 , H01L23/488 , H01L23/498
CPC classification number: H01L25/0657 , H01L24/06 , H01L2224/05553 , H01L2224/05599 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/49175 , H01L2224/85399 , H01L2225/0651 , H01L2225/06527 , H01L2225/06555 , H01L2225/06562 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01023 , H01L2924/01033 , H01L2924/01074 , H01L2924/01079 , H01L2924/01082 , H01L2924/07802 , H01L2924/00
Abstract: 本发明提供半导体装置。能够使多芯片封装小型化以及轻薄化，此外能够简化封装内的接线。涉及本发明的半导体装置，具备，封装衬底(100)；具有长方形的上面，的层叠在上述封装衬底(100)上的第1以及第2半导体芯片(10、20)，上述第1半导体芯片(10)具有沿着一条短边W1设置的多个第1焊盘(11)，上述第2半导体芯片(20)具有沿着1条短边设置的多个第2焊盘(21)，层叠成由上述第2半导体芯片的长边和没有设置上述多个第2焊盘(21)的短边组成的顶点，和由上述第1半导体芯片(10)的长边和没有设置上述多个第1焊盘(11)的短边的顶点在上下重合，第1以及第2半导体芯片(10、20)的长边交叉。
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公开(公告)号：CN106688039A
公开(公告)日：2017-05-17
申请号：CN201480081761.2
申请日：2014-09-12
Applicant: 株式会社东芝
CPC classification number: G06F3/0635 , G06F1/3287 , G06F3/0625 , G06F3/0656 , G06F3/0683 , G06F13/1673 , G06F13/4022 , G06F13/4282 , G11C5/025 , G11C29/021 , G11C29/12 , G11C29/1201 , G11C29/48
Abstract: 根据一个实施方式，提供一种具有控制芯片与多个存储器芯片的存储装置。多个存储器芯片积层在控制芯片之上。控制芯片具有输入缓冲器。输入缓冲器电连接在外部端子。输入缓冲器对于控制芯片及多个存储器芯片共通化。在外部端子与多个存储器芯片之间，设有第一传输路径与第二传输路径。第一传输路径是经由输入缓冲器的传输路径。第二传输路径是不经由输入缓冲器的传输路径。控制芯片在第一模式下，对输入缓冲器赋能而激活第一传输路径。控制芯片在第二模式下，使输入缓冲器失能而激活第二传输路径。
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公开(公告)号：CN102739230B
公开(公告)日：2015-05-27
申请号：CN201210070978.6
申请日：2012-03-16
Applicant: 株式会社东芝
IPC: H03K19/0175
CPC classification number: H03K19/017527
Abstract: 本发明公开一种输入电路。其中，第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。
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公开(公告)号：CN102214643A
公开(公告)日：2011-10-12
申请号：CN201110159558.0
申请日：2007-12-27
Applicant: 株式会社东芝
IPC: H01L25/065
CPC classification number: H01L25/0657 , H01L24/06 , H01L2224/05553 , H01L2224/05599 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/49175 , H01L2224/85399 , H01L2225/0651 , H01L2225/06527 , H01L2225/06555 , H01L2225/06562 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01023 , H01L2924/01033 , H01L2924/01074 , H01L2924/01079 , H01L2924/01082 , H01L2924/07802 , H01L2924/00
Abstract: 本发明提供一种半导体装置和具有该半导体装置的存储卡，该半导体装置包括：封装衬底；第一半导体芯片至第四半导体芯片，具有长方形的上表面，沿一个长边设置有多个焊盘；以及上述第一半导体芯片和上述第二半导体芯片以使未设置上述焊盘的长边彼此接触的方式在上述封装衬底上并列配置，上述第三半导体芯片和上述第四半导体芯片以使未设置上述焊盘的长边彼此接触、且使上述第三半导体芯片和上述第四半导体芯片的短边与上述第一半导体芯片和上述第二半导体芯片的短边交叉的方式并列地层叠在上述第一半导体芯片和上述第二半导体芯片上。
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