公开(公告)号：CN106201431A

公开(公告)日：2016-12-07

申请号：CN201510553438.7

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 奥野晋也 ,  长坂繁辉 ,  小内俊之

IPC: G06F5/06

Abstract: 本发明的实施方式提供一种能够减少读出用时钟与输出数据的同步的偏移的半导体装置。根据实施方式，半导体装置具备存储电路、第一FIFO、第二FIFO、及输入输出电路。所述存储电路输出数据。所述第一FIFO自所述存储电路接收数据，与第一时脉信号同步地输出数据。所述第二FIFO接收自所述第一FIFO输出的数据，与所述第一时脉信号同步地输出数据。所述输入输出电路输出自所述第二FIFO输出的数据。所述第二FIFO较第一FIFO更接近所述输入输出电路而配置。

公开(公告)号：CN106605266A

公开(公告)日：2017-04-26

申请号：CN201480081668.1

申请日：2014-09-17

Applicant: 株式会社东芝

Inventor： 小内俊之 ,  小柳胜

IPC: G11C5/00

Abstract: 根据本发明的一实施方式，设置有M(M为2以上的整数)个半导体芯片、与N(N为2以上的整数)通道量的贯通电极。将M个半导体芯片依序积层，贯通电极被埋入于所述半导体芯片而将所述半导体芯片在积层方向上电连接，所述贯通电极的连接目标在所述半导体芯片的1个或多个上下层间更替。

公开(公告)号：CN1346151A

公开(公告)日：2002-04-24

申请号：CN01133924.1

申请日：2001-08-20

Applicant: 株式会社东芝

Inventor： 小内俊之 ,  吉原正浩 ,  鲤沼弘之

IPC: H01L27/10 ,  G11C11/34

CPC classification number: G11C7/1072 ,  G11C7/1045 ,  G11C7/22 ,  G11C2207/2281

Abstract: 即使动作频率和读时间变化,也总是在一定等待时间进行数据传送。时钟非同步型电路1,根据读控制信号READ进行数据读动作。经过延迟时间td后,读数据RD从时钟非同步型电路1中读出,被锁存在从N个锁存电路(R1,R2,……,RN)3中选择出的1个锁存电路内。锁存电路的选择,不用时钟信号Clock,而根据控制信号RLPLS进行。控制信号RLPLS,因为是表示从时钟非同步型电路1输出读数据RD的信号,所以总是在读数据RD被输出后进行锁存电路的选择。