公开(公告)号：CN117561610A

公开(公告)日：2024-02-13

申请号：CN202380012495.7

申请日：2023-01-26

Applicant: 富士电机株式会社

Inventor： 谷口竣太郎 ,  泷下博 ,  百田圣自

IPC: H01L29/739

Abstract: 本发明提供一种半导体装置，其缓冲区的掺杂浓度峰具有掺杂浓度呈现极大值的顶点、掺杂浓度从顶点朝向下表面单调地减小的下侧拖尾、以及掺杂浓度从顶点朝向上表面单调地减小的上侧拖尾，缓冲区的掺杂浓度峰中的至少一个掺杂浓度峰是平缓浓度峰，该平缓浓度峰是使上侧拖尾的斜率的绝对值除以下侧拖尾的斜率的绝对值而得的斜率比为0.1以上且3以下的浓度峰。

公开(公告)号：CN105023845A

公开(公告)日：2015-11-04

申请号：CN201510151867.1

申请日：2015-04-01

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  河野宪司 ,  田边广光

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/0696 ,  G01R31/2601 ,  H01L22/14 ,  H01L22/30 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/7397 ,  H01L2224/05624 ,  H01L2224/45015 ,  H01L2224/4813 ,  H01L2224/48139 ,  H01L2224/49113 ,  H01L2224/85399 ,  H01L2224/85801 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/20756 ,  H01L2924/20757 ,  H01L2924/20758 ,  H01L2924/20759 ,  H01L2924/2076 ,  H01L2224/45099 ,  H01L2924/207 ,  H01L29/66545 ,  H01L29/66553

Abstract: 本发明提供一种具备伪沟槽MOS单元，并且市场故障率低的沟槽栅型的半导体装置的制造方法、半导体装置的评价方法以及半导体装置。首先，在n-型半导体基板1的正面，形成具备在元件的深度方向上延伸的栅极电极(8)的沟槽MOS单元、和具备在元件的深度方向上延伸的伪栅极电极(18)的伪沟槽MOS单元。接下来，在n-型半导体基板(1)的正面上，形成发射极电极(9)以及筛选焊盘DG。筛选焊盘DG与伪栅极电极(18)连接。接下来，在发射极电极(9)与筛选焊盘DG之间施加规定电压，来进行针对伪栅极绝缘膜(17)的筛选。接下来，通过覆盖发射极电极(9)以及筛选焊盘DG的镀膜(13)，来将发射极电极(9)与筛选焊盘DG短路，从而完成产品。

公开(公告)号：CN103022115A

公开(公告)日：2013-04-03

申请号：CN201210441210.5

申请日：2009-01-28

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  椎木崇 ,  藤井岳志 ,  吉川功 ,  今川铁太郎 ,  小山雅纪 ,  浅井诚

IPC: H01L29/739 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0658 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7815 ,  H01L29/7827

Abstract: 本发明提供一种半导体装置。在主元件(24)的源电极(25)和电流检测元件(21)的电流感应电极(22)之间连接电流检测用的电阻。栅极绝缘膜(36)的绝缘耐压比反向偏压时可流过电流检测元件(21)的最大电流与上述电阻之积大。主元件(24)的p主体区域(32)的扩散深度比电流检测元件(21)的p主体区域(31)的扩散深度浅，主元件(24)的p主体区域(32)的端部的曲率比电流检测元件(21)的p主体区域(31)的端部的曲率小。因此，在外加反向偏压时，主元件(24)的p主体区域(32)的端部的电场变得比电流检测元件(21)的p主体区域(31)的端部的电场高，主元件(24)变得易于在电流检测元件(21)之前发生雪崩击穿。

公开(公告)号：CN103733344B

公开(公告)日：2018-05-18

申请号：CN201280039888.9

申请日：2012-09-06

Applicant: 富士电机株式会社

Inventor： 仓田尚子 ,  百田圣自 ,  阿部和

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/407 ,  H01L29/42368

Abstract: 本发明公开了一种沟槽栅绝缘栅型半导体装置，所述半导体装置包括：活性区域（30），其中具有由p基极层（2）、n+发射极区域（8）、沟槽（3）、栅氧化膜（10）和掺杂多晶硅栅电极（11）构成的沟槽栅结构。p型延伸区域（C），设置在包围多个沟槽（3）的外周，并且将p基极层（2）向边缘终端结构区域（40）延伸而构成。p型延伸区域（C）包括与多个沟槽（3）同时形成的1个以上的外周环状沟槽（3a）。外周环状沟槽（3a）和最外侧的沟槽（3）之间的第2间隔或者相邻的外周环状沟槽（3a）之间的第2间隔（b）小于相邻的沟槽（3）之间的第1间隔（a）。因此，本发明的半导体装置在抑制耐压降低的同时，能够提高截止时的破坏耐量。

公开(公告)号：CN105023845B

公开(公告)日：2018-05-08

申请号：CN201510151867.1

申请日：2015-04-01

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  河野宪司 ,  田边广光

IPC: H01L21/336 ,  H01L21/28

CPC classification number: H01L29/0696 ,  G01R31/2601 ,  H01L22/14 ,  H01L22/30 ,  H01L24/48 ,  H01L24/49 ,  H01L24/85 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/4238 ,  H01L29/66348 ,  H01L29/7397 ,  H01L2224/05624 ,  H01L2224/45015 ,  H01L2224/4813 ,  H01L2224/48139 ,  H01L2224/49113 ,  H01L2224/85399 ,  H01L2224/85801 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2924/20753 ,  H01L2924/20754 ,  H01L2924/20755 ,  H01L2924/20756 ,  H01L2924/20757 ,  H01L2924/20758 ,  H01L2924/20759 ,  H01L2924/2076 ,  H01L2224/45099 ,  H01L2924/207

Abstract: 本发明提供一种具备伪沟槽MOS单元，并且市场故障率低的沟槽栅型的半导体装置的制造方法、半导体装置的评价方法以及半导体装置。首先，在n‑型半导体基板1的正面，形成具备在元件的深度方向上延伸的栅极电极(8)的沟槽MOS单元、和具备在元件的深度方向上延伸的伪栅极电极(18)的伪沟槽MOS单元。接下来，在n‑型半导体基板(1)的正面上，形成发射极电极(9)以及筛选焊盘DG。筛选焊盘DG与伪栅极电极(18)连接。接下来，在发射极电极(9)与筛选焊盘DG之间施加规定电压，来进行针对伪栅极绝缘膜(17)的筛选。接下来，通过覆盖发射极电极(9)以及筛选焊盘DG的镀膜(13)，来将发射极电极(9)与筛选焊盘DG短路，从而完成产品。

公开(公告)号：CN103733344A

公开(公告)日：2014-04-16

申请号：CN201280039888.9

申请日：2012-09-06

Applicant: 富士电机株式会社

Inventor： 仓田尚子 ,  百田圣自 ,  阿部和

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/739

CPC classification number: H01L29/7397 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/407 ,  H01L29/42368

Abstract: 本发明公开了一种沟槽栅绝缘栅型半导体装置，所述半导体装置包括：活性区域（30），其中具有由p基极层（2）、n+发射极区域（8）、沟槽（3）、栅氧化膜（10）和掺杂多晶硅栅电极（11）构成的沟槽栅结构。p型延伸区域（C），设置在包围多个沟槽（3）的外周，并且将p基极层（2）向边缘终端结构区域（40）延伸而构成。p型延伸区域（C）包括与多个沟槽（3）同时形成的1个以上的外周环状沟槽（3a）。外周环状沟槽（3a）和最外侧的沟槽（3）之间的第2间隔或者相邻的外周环状沟槽（3a）之间的第2间隔（b）小于相邻的沟槽（3）之间的第1间隔（a）。因此，本发明的半导体装置在抑制耐压降低的同时，能够提高截止时的破坏耐量。

公开(公告)号：CN101933141B

公开(公告)日：2013-02-13

申请号：CN200980103495.8

申请日：2009-01-28

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  阿部和 ,  椎木崇 ,  藤井岳志 ,  吉川功 ,  今川铁太郎 ,  小山雅纪 ,  浅井诚

IPC: H01L27/04 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0658 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7815 ,  H01L29/7827

Abstract: 本发明提供一种半导体装置。在主元件(24)的源电极(25)和电流检测元件(21)的电流感应电极(22)之间连接电流检测用的电阻。栅极绝缘膜(36)的绝缘耐压比反向偏压时可流过电流检测元件(21)的最大电流与上述电阻之积大。主元件(24)的p主体区域(32)的扩散深度比电流检测元件(21)的p主体区域(31)的扩散深度浅，主元件(24)的p主体区域(32)的端部的曲率比电流检测元件(21)的p主体区域(31)的端部的曲率小。因此，在外加反向偏压时，主元件(24)的p主体区域(32)的端部的电场变得比电流检测元件(21)的p主体区域(31)的端部的电场高，主元件(24)变得易于在电流检测元件(21)之前发生雪崩击穿。

公开(公告)号：CN105103427B

公开(公告)日：2018-04-27

申请号：CN201480020401.1

申请日：2014-06-25

Applicant: 富士电机株式会社

Inventor： 百田圣自

IPC: H03K17/06 ,  H02M1/088 ,  H02M7/5387 ,  H02M1/08 ,  H03K17/082

CPC classification number: H02M1/088 ,  H02M1/08 ,  H02M7/00 ,  H02M7/21 ,  H02M7/5387 ,  H02M7/53871 ,  H03K17/06 ,  H03K17/0828 ,  H03K2017/0806

Abstract: 本发明的绝缘栅型半导体装置包括：将根据规格而确定的第1栅极电压接收到控制端子以进行导通动作，将输入电压进行开关并输出到负载的绝缘栅型半导体元件；输出电流检测单元，该输出电流检测单元对随着该绝缘栅型半导体元件的开关动作而向所述负载输出的输出电流进行检测；电压检测单元，该电压检测单元检测所述绝缘栅型半导体元件的导通电压；及发热量抑制单元，该发热量抑制单元在所述输出电流超过额定电流值、且所述导通电压低于预定的第1阈值电压时，将施加在所述绝缘栅型半导体元件的控制端子上的栅极电压设定得高于所述第1栅极电压，以抑制该绝缘栅型半导体元件的发热量。

公开(公告)号：CN105103427A

公开(公告)日：2015-11-25

申请号：CN201480020401.1

申请日：2014-06-25

Applicant: 富士电机株式会社

Inventor： 百田圣自

IPC: H02M7/00 ,  H02M7/5387 ,  H02H7/122

CPC classification number: H02M1/088 ,  H02M1/08 ,  H02M7/00 ,  H02M7/21 ,  H02M7/5387 ,  H02M7/53871 ,  H03K17/06 ,  H03K17/0828 ,  H03K2017/0806

Abstract: 本发明的绝缘栅型半导体装置包括：将根据规格而确定的第1栅极电压接收到控制端子以进行导通动作，将输入电压进行开关并输出到负载的绝缘栅型半导体元件；输出电流检测单元，该输出电流检测单元对随着该绝缘栅型半导体元件的开关动作而向所述负载输出的输出电流进行检测；电压检测单元，该电压检测单元检测所述绝缘栅型半导体元件的导通电压；及发热量抑制单元，该发热量抑制单元在所述输出电流超过额定输出电流、且所述导通电压低于预定的第1阈值电压时，将施加在所述绝缘栅型半导体元件的控制端子上的栅极电压设定得高于所述第1栅极电压，以抑制该绝缘栅型半导体元件的发热量。

公开(公告)号：CN102163623B

公开(公告)日：2015-09-16

申请号：CN201110045393.4

申请日：2011-02-22

Applicant: 富士电机株式会社 ,  株式会社电装

Inventor： 百田圣自 ,  藤井岳志 ,  上岛聪 ,  浅井诚

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/41766 ,  H01L29/66348 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7813

Abstract: 本发明提供一种半导体元件及半导体元件的制造方法，其抑制寄生元件所产生的影响，并且能够防止导通电压增大。在n-型的漂移区域(1)的表面层设有p型的基极区域(2)。在半导体基板的表面上设有贯通基极区域(2)且到达漂移区域1的沟槽(3)。在沟槽(3)的内部隔着栅极绝缘膜(4)而设有栅电极(5)。在基极区域(2)的表面层选择性地设有第一凹部(6)。即，基极区域(2)的表面呈由第一凹部(6)和未设有第一凹部(6)的凸部构成的凹凸形状。第一凹部(6)与沟槽(3)相接。此外，与栅电极(5)的上端相比，第一凹部(6)的底面设置为距基板表面更深。源电极(8)与基极区域(2)的凸部相接，且埋入第一凹部(6)的内部。