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公开(公告)号：CN100428422C
公开(公告)日：2008-10-22
申请号：CN200510004272.X
申请日：2005-01-04
Applicant: 国际商业机器公司
Inventor： 戴维·C·埃德尔斯坦 , 马修·E·科尔伯恩 , 艾德华·C·考尼三世 , 蒂莫西·J·达尔顿 , 约翰·A·菲茨西蒙斯 , 杰弗里·P·加姆比诺 , 黄遏明 , 迈克尔·W·莱恩 , 文森特·A·迈克加海伊 , 李·M·尼科尔森 , 萨亚纳拉亚纳·V·尼塔 , 萨姆巴斯·普鲁肖塔曼 , 苏加萨·桑卡兰 , 托马斯·M·肖 , 安德鲁·H·西蒙 , 安托尼·K·斯塔姆伯
IPC: H01L21/311 , H01L21/768
CPC classification number: B82Y30/00 , H01L21/0332 , H01L21/31111 , H01L21/31144 , H01L21/7682 , H01L21/76829 , H01L23/5222 , H01L23/53295 , H01L2924/0002 , Y10S438/947 , H01L2924/00
Abstract: 降低半导体器件中有效介电常数的器件和方法，其中，用于制造结构的方法包括为具有绝缘层的结构提供至少一个互连，并在绝缘层上形成亚光刻模板掩模。使用选择刻蚀步骤，通过亚光刻模板掩模刻蚀绝缘层，以在至少一个互连附近形成亚光刻特征。也可以使用上层光刻阻挡掩模。在另一方面，该方法包括在绝缘层上的盖层中形成亚光刻尺寸的修剪部分。该半导体结构包括具有至少一个互连特征的绝缘层和形成在绝缘层中的至少一个柱体。还提供了形成在绝缘层的顶部分上并与至少一个柱体相通的多个亚光刻特征。该多个亚光刻特征具有小于至少一个柱体的截面或直径。可以防止在划片线路和通路上或其附近形成缝隙。
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公开(公告)号：CN101490827B
公开(公告)日：2012-06-13
申请号：CN200780026852.6
申请日：2007-05-18
Applicant: 国际商业机器公司
IPC: H01L21/4763
CPC classification number: H01L21/76808 , H01L21/76805 , H01L21/76814 , H01L21/76846 , H01L2924/0002 , H01L2924/00
Abstract: 一种在层间介电(ILD)材料中形成互连结构的方法，该方法包括步骤：在ILD材料中建立一个或多个通孔开口；形成覆盖一个或多个通孔开口中的至少一个的第一内衬；在由第一内衬覆盖的一个或多个通孔开口中的至少一个的顶上建立一个或多个沟槽开口；以及形成覆盖一个或多个沟槽开口中的至少一个和至少部分第一内衬的第二内衬。还提供了一种通过该方法形成的互连结构。
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公开(公告)号：CN101490827A
公开(公告)日：2009-07-22
申请号：CN200780026852.6
申请日：2007-05-18
Applicant: 国际商业机器公司
IPC: H01L21/4763
CPC classification number: H01L21/76808 , H01L21/76805 , H01L21/76814 , H01L21/76846 , H01L2924/0002 , H01L2924/00
Abstract: 一种在层间介电(ILD)材料中形成互连结构的方法，该方法包括步骤：在ILD材料中建立一个或多个通孔开口；形成覆盖一个或多个通孔开口中的至少一个的第一内衬；在由第一内衬覆盖的一个或多个通孔开口中的至少一个的顶上建立一个或多个沟槽开口；以及形成覆盖一个或多个沟槽开口中的至少一个和至少部分第一内衬的第二内衬。还提供了一种通过该方法形成的互连结构。
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公开(公告)号：CN1649107A
公开(公告)日：2005-08-03
申请号：CN200510004272.X
申请日：2005-01-04
Applicant: 国际商业机器公司
Inventor： 戴维·C·埃德尔斯坦 , 马修·E·科尔伯恩 , 艾德华·C·考尼三世 , 蒂莫西·J·达尔顿 , 约翰·A·菲茨西蒙斯 , 杰弗里·P·加姆比诺 , 黄遏明 , 迈克尔·W·莱恩 , 文森特·A·迈克加海伊 , 李·M·尼科尔森 , 萨亚纳拉亚纳·V·尼塔 , 萨姆巴斯·普鲁肖塔曼 , 苏加萨·桑卡兰 , 托马斯·M·肖 , 安德鲁·H·西蒙 , 安托尼·K·斯塔姆伯
IPC: H01L21/311 , H01L21/768
CPC classification number: B82Y30/00 , H01L21/0332 , H01L21/31111 , H01L21/31144 , H01L21/7682 , H01L21/76829 , H01L23/5222 , H01L23/53295 , H01L2924/0002 , Y10S438/947 , H01L2924/00
Abstract: 降低半导体器件中有效介电常数的器件和方法，其中，用于制造结构的方法包括为具有绝缘层的结构提供至少一个互连，并在绝缘层上形成亚光刻模板掩模。使用选择刻蚀步骤，通过亚光刻模板掩模刻蚀绝缘层，以在至少一个互连附近形成亚光刻特征。也可以使用上层光刻阻挡掩模。在另一方面，该方法包括在绝缘层上的盖层中形成亚光刻尺寸的修剪部分。该半导体结构包括具有至少一个互连特征的绝缘层和形成在绝缘层中的至少一个柱体。还提供了形成在绝缘层的顶部分上并与至少一个柱体相通的多个亚光刻特征。该多个亚光刻特征具有小于至少一个柱体的截面或直径。可以防止在划片线路和通路上或其附近形成缝隙。
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