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公开(公告)号：CN103166649B
公开(公告)日：2016-06-15
申请号：CN201110427968.9
申请日：2011-12-19
Applicant: 国际商业机器公司
IPC: H03M13/15
CPC classification number: H03M13/09 , H03M13/1595
Abstract: 提供了对循环码进行解码的方法、装置和解码器，其中解码的方法包括：接收传输的循环码；获得所述循环码的初始校正子；利用所述初始校正子和预先存储的连续w个移位操作算子，并行地分别获得循环码的宽度为w的窗口内连续w个移位校正子；以及基于所获得的各个校正子，确定循环码中的错误。解码的装置与上述方法对应。还提供了相应的解码器。根据本发明的方法、装置和解码器，能够并行处理一个窗口宽度内的循环码，从而提高解码效率。
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公开(公告)号：CN103166649A
公开(公告)日：2013-06-19
申请号：CN201110427968.9
申请日：2011-12-19
Applicant: 国际商业机器公司
IPC: H03M13/15
CPC classification number: H03M13/09 , H03M13/1595
Abstract: 本发明提供了对循环码进行解码的方法、装置和解码器，其中解码的方法包括：接收传输的循环码；获得所述循环码的初始校正子；利用所述初始校正子和预先存储的连续w个移位操作算子，并行地分别获得循环码的宽度为w的窗口内连续w个移位校正子；以及基于所获得的各个校正子，确定循环码中的错误。解码的装置与上述方法对应。还提供了相应的解码器。根据本发明的方法、装置和解码器，能够并行处理一个窗口宽度内的循环码，从而提高解码效率。
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公开(公告)号：CN101901127B
公开(公告)日：2012-07-25
申请号：CN200910142713.0
申请日：2009-05-31
Applicant: 国际商业机器公司
IPC: G06F7/72
CPC classification number: G06F7/724 , G06F2207/7209
Abstract: 本发明公开了一种迦罗华域乘法器，包括：乘法电路，用于输入两个具有m位的二进制乘数，输出其乘积，其中，所述乘法电路的输出包括高位输出与低位输出，m为2的整数次幂；存储器，用于存储根据选择的迦罗华域本原多项式计算出的迦罗华域乘法系数组；第一模块，用于将所述乘法电路的输出与所述存储器存储的迦罗华域乘法系数组进行运算，获得所述两个具有m位的二进制乘数的迦罗华域乘法的结果。该迦罗华域乘法器硬件面积小，响应时间小，通用性强。
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公开(公告)号：CN104022784A
公开(公告)日：2014-09-03
申请号：CN201310064254.5
申请日：2013-02-28
Applicant: 国际商业机器公司
CPC classification number: H03M13/17 , H03M13/1525 , H03M13/1545 , H03M13/1575 , H03M13/175 , H03M13/2906 , H03M13/35 , H03M13/3746 , H03M13/618 , H03M13/6561
Abstract: 本发明提供了用于纠正突发错误的解码方法、解码设备和解码器。具体而言，用于纠正突发错误的解码方法，包括：计算接收到的数据帧的初始校正子，其中所述数据帧是基于针对突发错误纠正的循环码进行编码的；基于所计算的初始校正子，确定所述数据帧中包含的突发错误的错误可纠性；以及根据所确定的错误可纠性，对所述数据帧中的突发错误进行处理并输出处理后的数据帧。根据本发明的解码方法、解码设备和解码器，通过使用数据帧的初始校正子确定数据帧中包含的突发错误的错误可纠性以及错误模式，使得能够在数据被发送出去之前确定错误可纠性，而且具有较小的解码延时。
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公开(公告)号：CN103177145A
公开(公告)日：2013-06-26
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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Patent Agency Ranking
公开(公告)号：CN101901127A
公开(公告)日：2010-12-01
申请号：CN200910142713.0
申请日：2009-05-31
Applicant: 国际商业机器公司
IPC: G06F7/72
CPC classification number: G06F7/724 , G06F2207/7209
Abstract: 本发明公开了一种迦罗华域乘法器，包括：乘法电路，用于输入两个具有m位的二进制乘数，输出其乘积，其中，所述乘法电路的输出包括高位输出与低位输出，m为2的整数次幂；存储器，用于存储根据选择的迦罗华域本原多项式计算出的迦罗华域乘法系数组；第一模块，用于将所述乘法电路的输出与所述存储器存储的迦罗华域乘法系数组进行运算，获得所述两个具有m位的二进制乘数的迦罗华域乘法的结果。该迦罗华域乘法器硬件面积小，响应时间小，通用性强。
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公开(公告)号：CN102968515B
公开(公告)日：2016-03-30
申请号：CN201110270261.1
申请日：2011-08-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5022
Abstract: 本发明实施例提供了一种计算集成电路模型的验证覆盖率的方法，包括：获取待验证集成电路模型的逻辑结构；根据所述逻辑结构，搜索并记录所述待验证集成电路模型中的信号路径；以及计算验证对所述信号路径的覆盖率。根据本发明实施例提供的技术方案，可以得到基于信号路径的验证覆盖率，从而更加准确地提供有关验证完备性的数据。
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公开(公告)号：CN102968515A
公开(公告)日：2013-03-13
申请号：CN201110270261.1
申请日：2011-08-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5022
Abstract: 本发明实施例提供了一种计算集成电路模型的验证覆盖率的方法，包括：获取待验证集成电路模型的逻辑结构；根据所述逻辑结构，搜索并记录所述待验证集成电路模型中的信号路径；以及计算验证对所述信号路径的覆盖率。根据本发明实施例提供的技术方案，可以得到基于信号路径的验证覆盖率，从而更加准确地提供有关验证完备性的数据。
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公开(公告)号：CN103177145B
公开(公告)日：2016-03-30
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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公开(公告)号：CN102207846A
公开(公告)日：2011-10-05
申请号：CN201010138972.9
申请日：2010-03-31
Applicant: 国际商业机器公司
IPC: G06F7/24
Abstract: 本发明公开了一种对长度为N的序列进行排序的电路，包括：N个存储单元，用于存储长度为N的序列，该N个存储单元分为R行和C列，其中，N＝R×C；C个比较器，用于比较输入的新数据和C个存储单元存储的数据，输出比较信号；C个R选1多路开关，第k个R选1多路开关用于选择第k列的某一行的对应的存储单元存储的数据通过，输入给该列的比较器；N个控制信号命令寄存器，与所述N个存储单元对应，分别接收比较器的比较结果，输出的控制信号用于控制所述N个存储单元进行移位/插入/保持操作；流程控制模块，用于控制所述C个R选1多路开关的选通以及每一行的C个控制信号命令寄存器存储比较结果。
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