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公开(公告)号：CN104022784B
公开(公告)日：2017-08-29
申请号：CN201310064254.5
申请日：2013-02-28
Applicant: 国际商业机器公司
CPC classification number: H03M13/17 , H03M13/1525 , H03M13/1545 , H03M13/1575 , H03M13/175 , H03M13/2906 , H03M13/35 , H03M13/3746 , H03M13/618 , H03M13/6561
Abstract: 本发明提供了用于纠正突发错误的解码方法、解码设备和解码器。具体而言，用于纠正突发错误的解码方法，包括：计算接收到的数据帧的初始校正子，其中所述数据帧是基于针对突发错误纠正的循环码进行编码的；基于所计算的初始校正子，确定所述数据帧中包含的突发错误的错误可纠性；以及根据所确定的错误可纠性，对所述数据帧中的突发错误进行处理并输出处理后的数据帧。根据本发明的解码方法、解码设备和解码器，通过使用数据帧的初始校正子确定数据帧中包含的突发错误的错误可纠性以及错误模式，使得能够在数据被发送出去之前确定错误可纠性，而且具有较小的解码延时。
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公开(公告)号：CN103700393B
公开(公告)日：2016-08-03
申请号：CN201210366774.7
申请日：2012-09-28
Applicant: 国际商业机器公司
IPC: G11C11/4063
CPC classification number: G11C11/406 , G11C11/40611
Abstract: 公开了一种用于隐藏DRAM的刷新冲突的中间电路和方法。中间电路连接在工作于第一时钟CLK1的用户接口和工作于第二时钟CLK2的DRAM之间，并包括：第一控制电路，基于第二时钟产生命令输出使能信号CON，数据读取使能信号DRN和刷新使能信号REFN，其中信号CON具有的第一状态和第二状态的时长的比例等于CLK2/(CLK1?CLK2)，信号REFN与信号CON状态相反，用于DRAM的刷新；命令缓冲器，存储从用户接口接收的存取命令，并响应于信号CON的第一状态将存储的存取命令输出到DRAM；数据缓冲器，响应于信号DRN的第一状态从DRAM读取数据，并将读取的数据输出到所述用户接口。利用本发明实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。
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公开(公告)号：CN102035616B
公开(公告)日：2013-12-04
申请号：CN200910177335.X
申请日：2009-09-30
Applicant: 国际商业机器公司
CPC classification number: H04L1/0047 , H03M13/159 , H03M13/33 , H03M13/333 , H03M13/6561 , H04L7/048
Abstract: 本发明公开了用于以太网前向纠错层接收的数据流的帧边界检测系统和同步系统，该帧边界检测系统包括了移位器、2个解扰器、校正子产生器以及错误诊断器，该错误诊断器包括大小端模式控制器，用于控制错误诊断器的大小端转换，如果该错误诊断器工作在大端模式下，所述错误诊断器实现校正子产生器的功能，与所述校正子产生器同时工作，进行第二FEC校验，其中在移位器截取一帧又A个比特长度的数据进行FEC校验时，可以验证两个帧起始位置，其中A为小于一帧的长度的正整数。本发明能够提高帧边界检测速度和帧同步速度，并且只增加少量的硬件的开销。
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公开(公告)号：CN101997628B
公开(公告)日：2013-08-14
申请号：CN200910168619.2
申请日：2009-08-28
Applicant: 国际商业机器公司
CPC classification number: H04L7/048
Abstract: 本发明公开了用于以太网前向纠错层接收的数据流的帧边界检测方法和系统，方法包括：从数据流截取一帧长度的数据；从该一帧长度的数据的起始位置开始，对该一帧长度的数据进行FEC校验；如果该一帧长度的数据的FEC校验不正确，则将从数据流的上述一帧长度的数据的结束位置的下一比特位开始，跳过sbn比特位的数据流位置作为待截取的下一帧数据的起始位置，其中sbn为大于所述以太网前向纠错层的硬件电路的流水线延迟，并且与帧的长度互质的整数；返回上述截取步骤；如果该一帧长度的数据的FEC校验正确，则确定该一帧长度的数据的起始位置为数据流的帧边界位置。本发明能够提高帧边界检测速度和帧同步速度，并且没有增加硬件的开销。
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公开(公告)号：CN102567557A
公开(公告)日：2012-07-11
申请号：CN201010612330.8
申请日：2010-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/62
Abstract: 公开了一种用于构建用于集成电路设计的时钟树的方法和装置，该方法包括：通过对经过布局的网表进行时序分析，提取出该网表中的时序器件之间的路径时延；以及根据所述时序器件之间的路径时延构建驱动所述时序器件的时钟树，使得任意两个时序器件之间的路径时延与该两个时序器件的时钟树分叉权重的乘积之和最小化，其中，两个时序器件的时钟树分叉权重与该时钟树相对于该两个时序器件的分叉点距离该对时序器件的时钟树级数正相关。
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Patent Agency Ranking
公开(公告)号：CN101640065A
公开(公告)日：2010-02-03
申请号：CN200810128078.6
申请日：2008-07-29
Applicant: 国际商业机器公司
IPC: G11C11/406
CPC classification number: G11C11/406 , G06F13/1636 , G11C11/40603 , G11C11/40611
Abstract: 一种用于嵌入式DRAM的刷新控制器，被配置为接收外部存取信号，产生刷新使能信号(REFN)、刷新地址信号(CRA)和冲突信号，所述嵌入式DRAM包括多个存储库组，所述控制器包括：状态控制模块，根据刷新间隔和时钟周期产生刷新使能信号REFN和最后刷新信号last_ccr；刷新搜索模块，在所述多个存储库组中搜索至少一个该刷新间隔内待刷新的存储库组，并根据所述外部存取信号和搜索到的存储库组产生刷新地址信号CRA；记分板模块，根据所述刷新地址信号CRA和外部存取信号记录所述多个存储库组的每一个的状态；冲突探测模块，根据所述外部存取信号、最后刷新信号last_ccr和所述每个存储库的状态产生冲突信号。本发明还提供了相应的刷新控制方法。
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公开(公告)号：CN103700393A
公开(公告)日：2014-04-02
申请号：CN201210366774.7
申请日：2012-09-28
Applicant: 国际商业机器公司
IPC: G11C11/4063
CPC classification number: G11C11/406 , G11C11/40611
Abstract: 本发明公开了一种用于隐藏DRAM的刷新冲突的中间电路和方法。中间电路连接在工作于第一时钟CLK1的用户接口和工作于第二时钟CLK2的DRAM之间，并包括：第一控制电路，基于第二时钟产生命令输出使能信号CON，数据读取使能信号DRN和刷新使能信号REFN，其中信号CON具有的第一状态和第二状态的时长的比例等于CLK2/(CLK1-CLK2)，信号REFN与信号CON状态相反，用于DRAM的刷新；命令缓冲器，存储从用户接口接收的存取命令，并响应于信号CON的第一状态将存储的存取命令输出到DRAM；数据缓冲器，响应于信号DRN的第一状态从DRAM读取数据，并将读取的数据输出到所述用户接口。利用本发明实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。
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公开(公告)号：CN102004709B
公开(公告)日：2013-09-25
申请号：CN200910171388.0
申请日：2009-08-31
Applicant: 国际商业机器公司
CPC classification number: G06F13/4027 , Y02D10/14 , Y02D10/151
Abstract: 本发明公开了一种处理符合PLB总线协议的读写请求的方法和PLB总线到AXI总线之间的总线桥，该方法包括：接收符合PLB总线协议的读写请求，而无需等待前一符合PLB总线协议的读写请求成功执行的确认；缓存所述符合PLB总线协议的读写请求；将缓存的符合PLB总线协议的读写请求映射为符合AXI总线协议的读写请求；输出所述映射的符合AXI总线协议的读写请求。该方法和总线桥能够使符合PLB总线协议和AXI总线协议的IP模块相互通信，并在通信期间执行事务映射，确保所有的事务按照PLB设备期望的顺序执行，提高片上系统通信的效率。
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公开(公告)号：CN101814922B
公开(公告)日：2013-06-19
申请号：CN200910007392.3
申请日：2009-02-23
Applicant: 国际商业机器公司
CPC classification number: H03M13/1575 , G06F11/10 , G11C2029/0411 , H03M13/152 , H03M13/1525 , H03M13/1565 , H03M13/17 , H03M13/3746
Abstract: 本发明提供一种基于BCH码的多位错纠错方法和装置。该方法包括：对要进行纠错的BCH码做如下循环操作：将该BCH码的每个码位依次向右移1位，右移后的BCH码不足的位用0填补；计算BCH码的与该移位相应的伴随值；基于与该移位相应的伴随值，确定在该移位下该BCH码中的第一错误数量；在上述第一错误数量不等于0的情况下：计算BCH码的与该移位相应的修改的伴随值，其中该修改的伴随值是BCH码在该移位下当前最右位变为相反值的情况下的伴随值；基于修改的伴随值，确定在该移位下该BCH码中的第二错误数量；以及根据第二错误数量是否比第一错误数量减少1，确定BCH码在该移位下当前的最右位是否包含错误。
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公开(公告)号：CN102035616A
公开(公告)日：2011-04-27
申请号：CN200910177335.X
申请日：2009-09-30
Applicant: 国际商业机器公司
CPC classification number: H04L1/0047 , H03M13/159 , H03M13/33 , H03M13/333 , H03M13/6561 , H04L7/048
Abstract: 本发明公开了用于以太网前向纠错层接收的数据流的帧边界检测系统和同步系统，该帧边界检测系统包括了移位器、2个解扰器、校正子产生器以及错误诊断器，该错误诊断器包括大小端模式控制器，用于控制错误诊断器的大小端转换，如果该错误诊断器工作在大端模式下，所述错误诊断器实现校正子产生器的功能，与所述校正子产生器同时工作，进行第二FEC校验，其中在移位器截取一帧又A个比特长度的数据进行FEC校验时，可以验证两个帧起始位置，其中A为小于一帧的长度的正整数。本发明能够提高帧边界检测速度和帧同步速度，并且只增加少量的硬件的开销。
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