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公开(公告)号：CN103177145B
公开(公告)日：2016-03-30
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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公开(公告)号：CN102385648B
公开(公告)日：2014-10-08
申请号：CN201010273547.0
申请日：2010-08-31
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 发明公开了一种芯片设计中减少拥塞的方法和系统，其中方法包括：搜索步骤，从网表中搜索出拥塞区域中至少一个容易造成拥塞的器件，为该拥塞区域的特征器件；获得步骤，根据该拥塞区域搜索出的至少一个特征器件，该网表中器件的连接关系，获得该拥塞区域中包含上述搜索出的特征器件的可被替换逻辑结构；以及替换步骤，使用相同逻辑功能但是不会造成拥塞的逻辑结构替换上述可被替换逻辑结构。该方法和系统减少了集成电路中的拥塞，并且减少了集成电路设计的迭代过程，最大程度的降低拥塞过程中对设计进度的影响。
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公开(公告)号：CN102467582A
公开(公告)日：2012-05-23
申请号：CN201010532083.0
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5031 , G06F2217/84
Abstract: 本发明公开了一种集成电路设计中优化连线约束的方法和系统，其中方法包括：对于连线中的至少一个子连线，确定该子连线的目标时序路径；计算确定的该子连线的目标时序路径上的TP参数和RP参数，其中，TP参数为该子连线所在的目标时序路径上时序收敛的可能性，RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性；获得集成电路设计工具为该子连线设置的当前连线约束；以及根据在TP参数和RP参数组成的二维空间中，子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略，调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。
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公开(公告)号：CN102207984B
公开(公告)日：2013-10-23
申请号：CN201010139118.4
申请日：2010-03-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/66 , G06F2217/78
Abstract: 本发明公开了一种芯片设计中使重用子模块电压环境一致化的方法、系统和设计出的结构，其中每个重用子模块通过其电源环上的供电连接点与所述芯片的供电网相连，该方法包括：调整所述多个重用子模块的供电连接点的数量和位置，使所述多个重用子模块的供电连接点的数量和对应的供电连接点位置相同；调整所述多个重用子模块的与所述供电连接点相连的供电网上的电源线，使所述多个重用子模块对应的供电连接点上的电压一致。本发明可以减小芯片设计中重用子模块时序差异，最终达到减少设计复杂度和工作量，减少设计周期的目的。
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公开(公告)号：CN103177145A
公开(公告)日：2013-06-26
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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Patent Agency Ranking
公开(公告)号：CN102207984A
公开(公告)日：2011-10-05
申请号：CN201010139118.4
申请日：2010-03-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F2217/66 , G06F2217/78
Abstract: 本发明公开了一种芯片设计中使重用子模块电压环境一致化的方法、系统和设计出的结构，其中每个重用子模块通过其电源环上的供电连接点与所述芯片的供电网相连，该方法包括：调整所述多个重用子模块的供电连接点的数量和位置，使所述多个重用子模块的供电连接点的数量和对应的供电连接点位置相同；调整所述多个重用子模块的与所述供电连接点相连的供电网上的电源线，使所述多个重用子模块对应的供电连接点上的电压一致。本发明可以减小芯片设计中重用子模块时序差异，最终达到减少设计复杂度和工作量，减少设计周期的目的。
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公开(公告)号：CN105760560B
公开(公告)日：2019-05-07
申请号：CN201410785608.X
申请日：2014-12-17
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 本发明公开了用于优化集成电路噪声性能的方法和设备。所述方法用于将目标布线布置在目标区域，该方法包括：对于目标布线中的每一条布线，获取其针对目标布线中的每一条其他布线的信号跳变间隔，其中一条布线针对另一条布线的信号跳变间隔是所述一条布线发生信号跳变后，到所述另一条布线上发生信号跳变之间的时间间隔；根据所述信号跳变间隔计算对应的时间影响因子，其中所述时间影响因子是所述信号跳变间隔的减函数；和根据所述时间影响因子将所述目标布线布置在目标区域。采用根据本发明实施例的技术方案，可以减轻布线间的耦合噪声。
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公开(公告)号：CN105760560A
公开(公告)日：2016-07-13
申请号：CN201410785608.X
申请日：2014-12-17
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5077 , G06F2217/82
Abstract: 本发明公开了用于优化集成电路噪声性能的方法和设备。所述方法用于将目标布线布置在目标区域，该方法包括：对于目标布线中的每一条布线，获取其针对目标布线中的每一条其他布线的信号跳变间隔，其中一条布线针对另一条布线的信号跳变间隔是所述一条布线发生信号跳变后，到所述另一条布线上发生信号跳变之间的时间间隔；根据所述信号跳变间隔计算对应的时间影响因子，其中所述时间影响因子是所述信号跳变间隔的减函数；和根据所述时间影响因子将所述目标布线布置在目标区域。采用根据本发明实施例的技术方案，可以减轻布线间的耦合噪声。
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公开(公告)号：CN102467582B
公开(公告)日：2014-08-13
申请号：CN201010532083.0
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5077 , G06F17/5031 , G06F2217/84
Abstract: 本发明公开了一种集成电路设计中优化连线约束的方法和系统，其中方法包括：对于连线中的至少一个子连线，确定该子连线的目标时序路径；计算确定的该子连线的目标时序路径上的TP参数和RP参数，其中，TP参数为该子连线所在的目标时序路径上时序收敛的可能性，RP参数为该子连线所在的目标时序路径上经过的物理绕线轨迹的解决拥塞问题的可能性；获得集成电路设计工具为该子连线设置的当前连线约束；以及根据在TP参数和RP参数组成的二维空间中，子连线的目标时序路径上的TP参数和RP参数在该二维空间中的空间位置的不同而设置的不同的连线约束调整策略，调整该子连线的当前连线约束。本发明能够使得连线的过程对时序的影响变小。
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公开(公告)号：CN102385648A
公开(公告)日：2012-03-21
申请号：CN201010273547.0
申请日：2010-08-31
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 发明公开了一种芯片设计中减少拥塞的方法和系统，其中方法包括：搜索步骤，从网表中搜索出拥塞区域中至少一个容易造成拥塞的器件，为该拥塞区域的特征器件；获得步骤，根据该拥塞区域搜索出的至少一个特征器件，该网表中器件的连接关系，获得该拥塞区域中包含上述搜索出的特征器件的可被替换逻辑结构；以及替换步骤，使用相同逻辑功能但是不会造成拥塞的逻辑结构替换上述可被替换逻辑结构。该方法和系统减少了集成电路中的拥塞，并且减少了集成电路设计的迭代过程，最大程度的降低拥塞过程中对设计进度的影响。
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