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公开(公告)号：CN103177145B
公开(公告)日：2016-03-30
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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公开(公告)号：CN103177145A
公开(公告)日：2013-06-26
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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