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公开(公告)号：CN102955869B
公开(公告)日：2015-04-08
申请号：CN201110254111.1
申请日：2011-08-30
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F2217/62 , G06F2217/84
Abstract: 提供了用于评估时钟偏移的方法和装置，所述方法包括：获取电路中各个时钟树对应的基本时钟偏移；判断两个单元是否位于同一时钟域中；在其位于不同时钟域的情况下，将单元之间的时钟偏移评估为，两个单元分别对应的时钟树的基本时钟偏移中较大的一个；在两个单元位于同一时钟域的情况下，进一步判断其是否位于同一电路层级逻辑块中；在其位于不同层级逻辑块的情况下，将单元之间的时钟偏移评估为，两个单元所在的时钟树的基本时钟偏移加上由不同层级逻辑块引起的时钟偏移。所述装置与方法对应。利用上述方法和装置，能够更加准确地评估电路中的时钟偏移，从而提高电路设计的效率。
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公开(公告)号：CN103177145B
公开(公告)日：2016-03-30
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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公开(公告)号：CN104881507A
公开(公告)日：2015-09-02
申请号：CN201410072528.X
申请日：2014-02-28
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5031 , G06F17/504 , G06F17/5068 , G06F17/5072 , G06F2217/84
Abstract: 本发明公开了一种修复电路中的保持时间违例的方法和装置。所述方法包括：创建所述电路的拓扑图，该拓扑图中的支路表示所述电路中发生保持时间违例的信号路径，所述支路上的节点表示所述信号路径上发生保持时间违例的元件的端口；将所述电路划分为多个区域；根据所述拓扑图中的所述节点对应的区域的电路元件密度，选择性地在所述节点对应的区域中放置保持时间校正元件以修复其保持时间违例。通过所述方法和装置，可以避免在电路元件密度过大的区域插入新的元件，并且不需要移动已经布置在电路中的元件及其输入/输出管脚，从而避免因为元件/管脚的移动而产生新的时序违例。
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公开(公告)号：CN101877014B
公开(公告)日：2012-07-25
申请号：CN200910136969.0
申请日：2009-04-30
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031
Abstract: 本发明公开了一种检测时序约束冲突的方法和装置，该方法包括：接收时序约束文件；将时序约束文件中的全部测试点作为节点，根据时序约束文件中测试点相关的时序约束确定节点间的有向边及该有向边的权重，建立一个有向图；搜索所述有向图的全部有向圈；对于每个有向圈，如果组成该有向圈的有向边的权重之和满足要求的条件，则确定组成该有向圈的测试点和时序约束存在时序约束冲突。该方法和装置能够自动100％检测时序约束冲突的方法来减少ASIC项目中的设计迭代周期和工程师资源。
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公开(公告)号：CN105701266B
公开(公告)日：2019-05-07
申请号：CN201410712156.2
申请日：2014-11-28
Applicant: 国际商业机器公司
IPC: G06F17/50
Abstract: 本公开内容涉及用于电路设计中的静态时序分析的方法和系统。在一个实施例中，公开了一种用于在电路设计的静态时序分析中计算路径延迟的方法，包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。还描述了相应的系统。
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Patent Agency Ranking
公开(公告)号：CN105701266A
公开(公告)日：2016-06-22
申请号：CN201410712156.2
申请日：2014-11-28
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G01R31/31725 , G01R31/31726 , G06F17/50 , G06F17/5045 , G06F17/505 , G06F17/5059 , G06F2217/06 , G06F2217/84
Abstract: 本公开内容涉及用于电路设计中的静态时序分析的方法和系统。在一个实施例中，公开了一种用于在电路设计的静态时序分析中计算路径延迟的方法，包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。还描述了相应的系统。
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公开(公告)号：CN103177145A
公开(公告)日：2013-06-26
申请号：CN201110456741.7
申请日：2011-12-20
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F17/504 , G06F2217/62 , G06F2217/84
Abstract: 本发明公开了一种用于集成电路的多个时序模式合并的方法和系统，方法包括：对电路中的逻辑器件根据驱动该逻辑器件的时钟创建逻辑组；对所述电路在多个给定的时序模式下进行静态时序分析；根据静态时序分析结果获得多个给定的时序模式的每个时序模式的逻辑组之间的关系；以及将获得的多个给定的时序模式的每个时序模式的逻辑组之间的关系进行合并。该方法和系统使得设计人员能够迅速合并多个时序模式，从而减少设计时间、提高设计效率。
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公开(公告)号：CN102955869A
公开(公告)日：2013-03-06
申请号：CN201110254111.1
申请日：2011-08-30
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F2217/62 , G06F2217/84
Abstract: 提供了用于评估时钟偏移的方法和装置，所述方法包括：获取电路中各个时钟树对应的基本时钟偏移；判断两个单元是否位于同一时钟域中；在其位于不同时钟域的情况下，将单元之间的时钟偏移评估为，两个单元分别对应的时钟树的基本时钟偏移中较大的一个；在两个单元位于同一时钟域的情况下，进一步判断其是否位于同一电路层级逻辑块中；在其位于不同层级逻辑块的情况下，将单元之间的时钟偏移评估为，两个单元所在的时钟树的基本时钟偏移加上由不同层级逻辑块引起的时钟偏移。所述装置与方法对应。利用上述方法和装置，能够更加准确地评估电路中的时钟偏移，从而提高电路设计的效率。
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公开(公告)号：CN104598659A
公开(公告)日：2015-05-06
申请号：CN201310530202.2
申请日：2013-10-31
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031 , G06F17/5022 , G06F2217/78 , G06F2217/84
Abstract: 本发明公开了一种对数字电路进行仿真的方法和设备。所述方法包括：获取该数字电路的门级网表，所述门级网表指示该数字电路包含的至少一个门电路及其连接关系；修改该门级网表，以便在该门级网表中增加每个门电路的时序和功率模型，所述时序和功率模型用于计算输入该门电路的信号经过该门电路时产生的时间延迟以及该门电路在工作时消耗的功率；以及基于修改后的门级网表对该数字电路进行仿真。通过在网表中增加数字电路包含的每个门电路的时序和功率模型，可以在对该数字电路进行功能验证的同时进行该数字电路的功率估计，从而将所述功能验证和功率估计无缝地结合起来，提高了数字电路设计的效率。
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公开(公告)号：CN102479277B
公开(公告)日：2014-06-11
申请号：CN201010577022.6
申请日：2010-11-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5031
Abstract: 本发明公开了一种在芯片设计中改善时序收敛的方法和系统，该方法包括步骤：识别芯片设计图中的关键时序路径，其中关键时序路径的时序窗口小于预定时序窗口；确定关键时序路径的各段的差异度，其中差异度描述由于一种或多种因素影响而导致的器件和/或连线的延时的不确定性；根据关键时序路径的各段的差异度，改变关键时序路径的至少一段，以增大关键时序路径的时序窗口。本方法和系统能够通过降低关键时序路径的差异度来扩大其时序窗口，从而达到芯片设计图的时序收敛。
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