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公开(公告)号：CN104022784A
公开(公告)日：2014-09-03
申请号：CN201310064254.5
申请日：2013-02-28
Applicant: 国际商业机器公司
CPC classification number: H03M13/17 , H03M13/1525 , H03M13/1545 , H03M13/1575 , H03M13/175 , H03M13/2906 , H03M13/35 , H03M13/3746 , H03M13/618 , H03M13/6561
Abstract: 本发明提供了用于纠正突发错误的解码方法、解码设备和解码器。具体而言，用于纠正突发错误的解码方法，包括：计算接收到的数据帧的初始校正子，其中所述数据帧是基于针对突发错误纠正的循环码进行编码的；基于所计算的初始校正子，确定所述数据帧中包含的突发错误的错误可纠性；以及根据所确定的错误可纠性，对所述数据帧中的突发错误进行处理并输出处理后的数据帧。根据本发明的解码方法、解码设备和解码器，通过使用数据帧的初始校正子确定数据帧中包含的突发错误的错误可纠性以及错误模式，使得能够在数据被发送出去之前确定错误可纠性，而且具有较小的解码延时。
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公开(公告)号：CN102736986A
公开(公告)日：2012-10-17
申请号：CN201110081052.2
申请日：2011-03-31
Applicant: 国际商业机器公司
CPC classification number: G06F17/30982 , G06F12/0864 , G06F12/0895 , G06F17/3033 , G06F2212/1024
Abstract: 本发明公开了一种内容可寻址存储器及其检索数据的方法，该方法包括：将接收的输入数据项生成哈西索引数据项；在所述高速缓存器中查找是否存在与所述哈西索引数据项对应的RAM数据行的行标记；如果存在，根据对应的RAM数据行的行标记从所述RAM中查找与所述输入数据项对应的RAM数据项；如果不存在，利用所述哈西索引数据项在所述RAM中查找与所述输入数据项对应的RAM数据项；以及响应于在所述RAM中找到与所述输入数据项对应的RAM数据项，输出该RAM数据项所对应的数据。该方法能提高CAM的检索数据的速度。
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公开(公告)号：CN102467583A
公开(公告)日：2012-05-23
申请号：CN201010532265.8
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5027 , G06F17/5022 , G06F17/5081
Abstract: 提供了在芯片设计的仿真中追踪不确定信号的方法和装置。所述方法包括：从芯片设计的网表中生成包含时序逻辑器件和IO器件的有向图，所述有向图示出所述时序逻辑器件和IO器件之间的信号关联；获取仿真结果中与所述时序逻辑器件和IO器件相关的信号，所述信号包括多个不确定信号；以及沿所述有向图，逆向回溯所述多个不确定信号中的至少一部分不确定信号，确定首先出现不确定信号的器件。还提供了与上述方法相应的装置。通过上述方法和装置，能够追踪不确定信号，确定其根源，提高调试效率。
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公开(公告)号：CN102263609A
公开(公告)日：2011-11-30
申请号：CN201010192374.X
申请日：2010-05-31
Applicant: 国际商业机器公司
IPC: H04L1/00
CPC classification number: H03M13/333 , H03M13/09 , H03M13/2742 , H03M13/51 , H03M13/6561 , H04L1/0046 , H04L7/048
Abstract: 公开了一种用于以太网前向纠错层接收的数据流的帧边界检测方法和设备，并公开了一种用于以太网前向纠错层接收的数据流的解码方法和系统。该帧边界检测设备可以包括：缓存器，用于对数据流中的数据进行缓存，所述缓存器的数据长度大于1帧；校正子生成器，用于基于第一数据项、第二数据项以及前一校正子的中间计算结果计算当前校正子，其中第一数据项是当前待测帧的最后一比特数据，第二数据项是所述当前待测帧的前一比特数据；以及比较器，用于使用当前校正子检测所述第一比特数据是否是一个以太网前向纠错层帧边界。该帧边界检测设备可以提高帧边界检测速度。
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公开(公告)号：CN101901127A
公开(公告)日：2010-12-01
申请号：CN200910142713.0
申请日：2009-05-31
Applicant: 国际商业机器公司
IPC: G06F7/72
CPC classification number: G06F7/724 , G06F2207/7209
Abstract: 本发明公开了一种迦罗华域乘法器，包括：乘法电路，用于输入两个具有m位的二进制乘数，输出其乘积，其中，所述乘法电路的输出包括高位输出与低位输出，m为2的整数次幂；存储器，用于存储根据选择的迦罗华域本原多项式计算出的迦罗华域乘法系数组；第一模块，用于将所述乘法电路的输出与所述存储器存储的迦罗华域乘法系数组进行运算，获得所述两个具有m位的二进制乘数的迦罗华域乘法的结果。该迦罗华域乘法器硬件面积小，响应时间小，通用性强。
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Patent Agency Ranking
公开(公告)号：CN101814922A
公开(公告)日：2010-08-25
申请号：CN200910007392.3
申请日：2009-02-23
Applicant: 国际商业机器公司
CPC classification number: H03M13/1575 , G06F11/10 , G11C2029/0411 , H03M13/152 , H03M13/1525 , H03M13/1565 , H03M13/17 , H03M13/3746
Abstract: 本发明提供一种基于BCH码的多位错纠错方法和装置。该方法包括：对要进行纠错的BCH码做如下循环操作：将该BCH码的每个码位依次向右移1位，右移后的BCH码不足的位用0填补；计算BCH码的与该移位相应的伴随值；基于与该移位相应的伴随值，确定在该移位下该BCH码中的第一错误数量；在上述第一错误数量不等于0的情况下：计算BCH码的与该移位相应的修改的伴随值，其中该修改的伴随值是BCH码在该移位下当前最右位变为相反值的情况下的伴随值；基于修改的伴随值，确定在该移位下该BCH码中的第二错误数量；以及根据第二错误数量是否比第一错误数量减少1，确定BCH码在该移位下当前的最右位是否包含错误。
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公开(公告)号：CN105447213B
公开(公告)日：2018-08-24
申请号：CN201410437455.X
申请日：2014-08-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F17/5022
Abstract: 本发明公开了用于对电路设计进行仿真的方法和设备。所述方法包括：识别电路设计中的至少一个时序逻辑元件到时序逻辑元件S2S块，其中所述S2S块包括至少一个输入端时序逻辑元件，至少一个输出端时序逻辑元件，和输入端时序逻辑元件与输出端时序逻辑元件之间的中间部分，并且其中所述中间部分包括至少一个组合逻辑元件；确定所述中间部分的逻辑特性和时序特性；和以具有所述逻辑特性和时序特性的功能性模块替换所述中间部分，生成简化的电路设计用于仿真。采用根据本发明实施例的技术方案，可以缩短仿真所需的时间。
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公开(公告)号：CN104022784B
公开(公告)日：2017-08-29
申请号：CN201310064254.5
申请日：2013-02-28
Applicant: 国际商业机器公司
CPC classification number: H03M13/17 , H03M13/1525 , H03M13/1545 , H03M13/1575 , H03M13/175 , H03M13/2906 , H03M13/35 , H03M13/3746 , H03M13/618 , H03M13/6561
Abstract: 本发明提供了用于纠正突发错误的解码方法、解码设备和解码器。具体而言，用于纠正突发错误的解码方法，包括：计算接收到的数据帧的初始校正子，其中所述数据帧是基于针对突发错误纠正的循环码进行编码的；基于所计算的初始校正子，确定所述数据帧中包含的突发错误的错误可纠性；以及根据所确定的错误可纠性，对所述数据帧中的突发错误进行处理并输出处理后的数据帧。根据本发明的解码方法、解码设备和解码器，通过使用数据帧的初始校正子确定数据帧中包含的突发错误的错误可纠性以及错误模式，使得能够在数据被发送出去之前确定错误可纠性，而且具有较小的解码延时。
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公开(公告)号：CN103700393B
公开(公告)日：2016-08-03
申请号：CN201210366774.7
申请日：2012-09-28
Applicant: 国际商业机器公司
IPC: G11C11/4063
CPC classification number: G11C11/406 , G11C11/40611
Abstract: 公开了一种用于隐藏DRAM的刷新冲突的中间电路和方法。中间电路连接在工作于第一时钟CLK1的用户接口和工作于第二时钟CLK2的DRAM之间，并包括：第一控制电路，基于第二时钟产生命令输出使能信号CON，数据读取使能信号DRN和刷新使能信号REFN，其中信号CON具有的第一状态和第二状态的时长的比例等于CLK2/(CLK1?CLK2)，信号REFN与信号CON状态相反，用于DRAM的刷新；命令缓冲器，存储从用户接口接收的存取命令，并响应于信号CON的第一状态将存储的存取命令输出到DRAM；数据缓冲器，响应于信号DRN的第一状态从DRAM读取数据，并将读取的数据输出到所述用户接口。利用本发明实施例的中间电路和方法，可以隐藏DRAM中的刷新冲突，从而在用户接口处将获得固定的存取延迟。
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公开(公告)号：CN102467583B
公开(公告)日：2014-07-23
申请号：CN201010532265.8
申请日：2010-10-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5027 , G06F17/5022 , G06F17/5081
Abstract: 提供了在芯片设计的仿真中追踪不确定信号的方法和装置。所述方法包括：从芯片设计的网表中生成包含时序逻辑器件和IO器件的有向图，所述有向图示出所述时序逻辑器件和IO器件之间的信号关联；获取仿真结果中与所述时序逻辑器件和IO器件相关的信号，所述信号包括多个不确定信号；以及沿所述有向图，逆向回溯所述多个不确定信号中的至少一部分不确定信号，确定首先出现不确定信号的器件。还提供了与上述方法相应的装置。通过上述方法和装置，能够追踪不确定信号，确定其根源，提高调试效率。
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