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公开(公告)号：CN111210866B
公开(公告)日：2021-12-03
申请号：CN201811396951.X
申请日：2018-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/56
Abstract: 本揭露提供一种磁场可靠性测试装置、磁场生成板及磁场可靠性的测试方法。磁场可靠性测试装置包括测试器及磁场生成板。测试器包括多个待测对象插槽以及电源供应端。测试器利用待测对象插槽测试多个待测对象的功能。磁场生成板包括多个电磁铁以及电源接收端。电源接收端耦接测试器的电源供应端以从测试器获得电磁铁的电力。每个电磁铁的位置设置至每个待测对象插槽的相应位置。每个电磁铁获得电力以提供磁场至对应的每个待测对象插槽。测试器在电磁铁提供磁场的情况下测试待测对象的功能是否完善。
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公开(公告)号：CN111210866A
公开(公告)日：2020-05-29
申请号：CN201811396951.X
申请日：2018-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/56
Abstract: 本揭露提供一种磁场可靠性测试装置、磁场生成板及磁场可靠性的测试方法。磁场可靠性测试装置包括测试器及磁场生成板。测试器包括多个待测对象插槽以及电源供应端。测试器利用待测对象插槽测试多个待测对象的功能。磁场生成板包括多个电磁铁以及电源接收端。电源接收端耦接测试器的电源供应端以从测试器获得电磁铁的电力。每个电磁铁的位置设置至每个待测对象插槽的相应位置。每个电磁铁获得电力以提供磁场至对应的每个待测对象插槽。测试器在电磁铁提供磁场的情况下测试待测对象的功能是否完善。
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公开(公告)号：CN1913039A
公开(公告)日：2007-02-14
申请号：CN200610104374.3
申请日：2006-08-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G11C16/0408 , G11C11/005
Abstract: 本发明提供一种存储装置、非易失性存储装置以及微处理系统。所述存储装置，包括第一存储单元阵列、第二存储单元阵列以及第三存储单元阵列。第一存储单元阵列是用以储存至少一码。第二存储单元阵列是用以储存较码为更常更新的至少一数据。第三存储单元阵列是用以储存多个地址映射信息，地址映射信息是用以指出第二存储单元阵列中存储单元所对应的位置的信息。第二存储单元阵列大体较第一存储单元阵列可持续更多的程序周期。本发明将高持久存储单元与一般存储单元结合可将非易失性存储装置的使用面积以及成本最佳化。
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公开(公告)号：CN110941417A
公开(公告)日：2020-03-31
申请号：CN201910887657.7
申请日：2019-09-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施例中，提供一种用于产生随机位的方法。方法包含通过将随机数产生器(RNG)信号提供到磁阻随机存取存储器(MRAM)单元来产生第一随机位。随机数产生器信号具有约0.5的机率将磁阻随机存取存储器单元的电阻状态从对应于第一数据状态的第一电阻状态切换到对应于第二数据状态的第二电阻状态。随后从磁阻随机存取存储器单元读取第一随机位。
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公开(公告)号：CN102403017B
公开(公告)日：2015-04-08
申请号：CN201110268858.2
申请日：2011-09-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/02
CPC classification number: G11C17/165
Abstract: 一些实施例关于存储阵列，该存储阵列包括排列成行和列的多个eFuse存储器单元，多个位线，以及多个字线。列包括位线选择器，与位线选择器连接的位线，以及多个eFuse存储器单元。该列的eFuse存储器单元包括PMOS晶体管和eFuse。PMOS晶体管的漏极与eFuse的第一端连接。PMOS晶体管的栅极与字线连接。所述PMOS晶体管的源极与列的位线连接。
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Patent Agency Ranking
公开(公告)号：CN102403017A
公开(公告)日：2012-04-04
申请号：CN201110268858.2
申请日：2011-09-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C5/02
CPC classification number: G11C17/165
Abstract: 一些实施例关于存储器阵列，该存储器阵列包括排列成行和列的多个eFuse存储器单元，多个位线，以及多个字线。列包括位线选择器，与位线选择器连接的位线，以及多个eFuse存储器单元。该列的eFuse存储器单元包括PMOS晶体管和eFuse。PMOS晶体管的漏极与eFuse的第一端连接。PMOS晶体管的栅极与字线连接。所述PMOS晶体管的源极与列的位线连接。
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公开(公告)号：CN118412021A
公开(公告)日：2024-07-30
申请号：CN202410409854.9
申请日：2024-04-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/16
Abstract: 本发明的实施例提供了一种磁阻随机存取存储器单元及其写入方法。实例性磁阻随机存取存储器(MRAM)单元被配置为存储多于一位。MRAM单元包括并联连接的第一磁性隧道结(MTJ)和第二MTJ。第一MTJ具有第一直径，第二MTJ具有第二直径，并且第二直径小于第一直径。MRAM单元还包括连接至第一MTJ和第二MTJ的晶体管、连接至第一MTJ和第二MTJ的位线、连接至晶体管的字线、以及连接至该晶体管的源极线。向MRAM单元写入的方法可以包括根据MRAM单元的初始存储状态和期望存储状态向MRAM单元提供一个或多个写入电压(例如，具有不同电平)。本发明的实施例还提供了一种非易失性存储器结构。
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公开(公告)号：CN107045884A
公开(公告)日：2017-08-15
申请号：CN201611085235.0
申请日：2016-11-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
CPC classification number: H01L27/2436 , G11C13/0002 , G11C13/0007 , G11C13/003 , G11C13/004 , G11C13/0069 , G11C2013/0083 , G11C2213/72 , G11C2213/74 , G11C2213/79 , G11C2213/82 , H01L27/2409 , H01L27/2418 , H01L27/2463 , H01L45/08 , H01L45/1233 , H01L45/146 , H01L45/147 , G11C13/0021
Abstract: 本发明实施例揭示一种非易失性存储器单元，其包括数据存储单元、选择单元及切换单元。所述数据存储单元经配置以存储信息位且具有第一端及第二端。所述第一端耦合到位线。所述选择单元经配置以存取所述数据存储单元，且所述选择单元具有耦合到选择线的第一端、耦合到所述数据存储单元的所述第二端的第二端及耦合到源极线的第三端。所述切换单元经配置以执行形成操作且具有耦合到形成线的第一端及耦合到所述数据存储单元的所述第二端的第二端。
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公开(公告)号：CN1725468A
公开(公告)日：2006-01-25
申请号：CN200510058858.4
申请日：2005-03-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8246 , H01L21/8247 , H01L21/8234 , H01L27/105 , H01L27/112 , H01L27/115 , H01L29/788
CPC classification number: H01L21/28273 , H01L27/115 , H01L27/11521
Abstract: 本发明是有关于一种嵌入高电压横向扩散金属氧化物半导体的快闪存储器制程，提供一种建构周边元件并同时建构快闪记忆体的方法。于快闪记忆体区形成一具有第一隔离层以及多晶硅的薄层结构，此第一隔离层形成于基材之上，且多晶硅形成于第一隔离层之上。形成一罩幕层。在快闪记忆区以及周边区形成开口。进行区域氧化分别在多晶硅以及硅基材上的场氧化硅之上形成厚氧化硅。移除罩幕层。形成控制闸极以及闸极氧化硅于厚氧化硅以及多晶硅之上。形成一闸电极，此闸电极的至少一端位于场氧化硅之上使，可使建构完成的高电压LDMOS具有一较高的崩溃电压。然后形成快闪记忆单元与高电压LDMOS之间隙壁以及源极/汲极。
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公开(公告)号：CN113176491A
公开(公告)日：2021-07-27
申请号：CN202110180271.X
申请日：2021-02-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施涉及测试设备及其使用方法。根据本发明的一些实施例，一种用于测试设备的盖包含：盖体；多个磁体，其安置于所述盖体上方；及多个调整部件，其中所述每一调整部件安置于所述盖体与一个对应磁体之间。所述盖体与每一磁体之间的垂直距离由一个对应调整部件调整。
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