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公开(公告)号：CN107797377B
公开(公告)日：2022-10-28
申请号：CN201611143527.5
申请日：2016-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/50
Abstract: 一种产生用于光刻过程的多个光掩模的方法包含产生电路图形。电路图形包括多个顶点和多个边缘。多个顶点中的每一者表示多个导线中的一者。多个边缘表示小于可接受最小距离的导线之间的间距。通过将第三顶点合并到选自多个顶点的第一集合的第四顶点中来简化Kn+1图形，所述Kn+1图形包括选自由选自多个边缘的边缘的第一集合串联连接的多个顶点的顶点的第一集合，且具有选自顶点的第一集合的第一顶点和第二顶点之间的至少一个非串联边缘连接。执行n重图案冲突检查，且基于结果产生光掩模。
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公开(公告)号：CN106816436B
公开(公告)日：2021-10-26
申请号：CN201611095252.2
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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Patent Agency Ranking
公开(公告)号：CN106816436A
公开(公告)日：2017-06-09
申请号：CN201611095252.2
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: G06F17/5081 , G06F17/5072 , G06F2217/12 , H01L21/02 , H01L27/0207
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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公开(公告)号：CN113764405B
公开(公告)日：2024-08-27
申请号：CN202111142883.6
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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公开(公告)号：CN113764405A
公开(公告)日：2021-12-07
申请号：CN202111142883.6
申请日：2016-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 一种设计半导体器件的方法包括：为多个单元中的每一单元的布局建立边界条件，其中每一单元具有多个特征，且边界条件是基于每一特征相对于对应单元的单元边界的邻近性而建立。所述方法包括基于用于制造所述半导体器件的层的掩模的数目、对所述多个特征的最小间距要求、以及所建立的边界条件来判断每一单元的布局是否是可着色的。所述方法包括通过使所述多个单元中的第一单元贴靠所述多个单元中的第二单元来形成所述半导体器件的所述层的布局。所述方法包括报告所述半导体器件的所述层的布局是可着色的，而不分析所述半导体器件的所述层的所述布局。
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公开(公告)号：CN107797377A
公开(公告)日：2018-03-13
申请号：CN201611143527.5
申请日：2016-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/50
CPC classification number: G06F17/5081 , G03F1/36 , G06F2217/12 , Y02P90/265 , G03F1/50
Abstract: 一种产生用于光刻过程的多个光掩模的方法包含产生电路图形。电路图形包括多个顶点和多个边缘。多个顶点中的每一者表示多个导线中的一者。多个边缘表示小于可接受最小距离的导线之间的间距。通过将第三顶点合并到选自多个顶点的第一集合的第四顶点中来简化Kn+1图形，所述Kn+1图形包括选自由选自多个边缘的边缘的第一集合串联连接的多个顶点的顶点的第一集合，且具有选自顶点的第一集合的第一顶点和第二顶点之间的至少一个非串联边缘连接。执行n重图案冲突检查，且基于结果产生光掩模。
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公开(公告)号：CN217468388U
公开(公告)日：2022-09-20
申请号：CN202221408709.1
申请日：2022-06-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L21/768 , H01L21/762
Abstract: 一种集成电路装置包括一层间介电质(ILD)、包埋于该层间介电质中的一第一塔结构以及包括该层间介电质的围绕该第一塔结构延伸的一部分的一第一环形区。该第一塔结构包括在多个金属层中的多个第一导电图案，以及在所述多个金属层之间的沿着该集成电路装置的一厚度方向的多个第一连通柱。所述多个第一导电图案及所述多个第一连通柱彼此耦接以形成该第一塔结构。所述多个第一导电图案由该第一环形区限制，而不延伸超出该第一环形区。该第一塔结构为一虚设塔结构。
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