公开(公告)号：CN113054955A

公开(公告)日：2021-06-29

申请号：CN202011565324.1

申请日：2020-12-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕宗哲 ,  傅敬铭 ,  张智贤

IPC: H03K5/135

Abstract: 一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明的实施例还涉及操作相位内插系统的方法。

公开(公告)号：CN113054955B

公开(公告)日：2024-04-02

申请号：CN202011565324.1

申请日：2020-12-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕宗哲 ,  傅敬铭 ,  张智贤

IPC: H03K5/135

Abstract: 一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明的实施例还涉及操作相位内插系统的方法。

公开(公告)号：CN106898648B

公开(公告)日：2021-09-03

申请号：CN201611100581.1

申请日：2016-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪圣强 ,  吕宗哲 ,  张志福

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施例提供了一种半导体结构及其形成方法。该半导体结构包括：衬底、鳍结构、金属栅极和第一多晶硅条。鳍结构位于衬底上。金属栅极在鳍结构上方且基本上垂直于鳍结构。第一多晶硅条在鳍结构的第一边缘处且基本上平行于金属栅极。本发明实施例涉及半导体结构及其形成方法。

公开(公告)号：CN106898648A

公开(公告)日：2017-06-27

申请号：CN201611100581.1

申请日：2016-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 洪圣强 ,  吕宗哲 ,  张志福

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/28114 ,  H01L27/0629 ,  H01L29/51 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明的实施例提供了一种半导体结构及其形成方法。该半导体结构包括：衬底、鳍结构、金属栅极和第一多晶硅条。鳍结构位于衬底上。金属栅极在鳍结构上方且基本上垂直于鳍结构。第一多晶硅条在鳍结构的第一边缘处且基本上平行于金属栅极。本发明实施例涉及半导体结构及其形成方法。

公开(公告)号：CN220122878U

公开(公告)日：2023-12-01

申请号：CN202321116211.2

申请日：2023-05-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕宗哲 ,  傅敬铭 ,  张智贤

IPC: H03F3/45

Abstract: 本实用新型提供一种感测放大器，包括：第一对晶体管，具有栅极端子、耦合至第一电源供应端子的源极端子、以及漏极端子，所述栅极端子分别耦合至用于接收第一输入信号的第一输入端子及用于接收第二输入信号的第二输入端子。感测放大器也包括：第二对晶体管，具有耦合至时脉端子的栅极端子、分别耦合至所述第一对晶体管的漏极端子的源极端子、以及漏极端子。感测放大器也包括：第三对晶体管，具有耦合至时脉端子的栅极端子、分别耦合至所述第二对晶体管的漏极端子的漏极端子、以及耦合至第二电源供应端子的源极端子。另外，感测放大器包括输出电路，所述输出电路耦合至所述第二对晶体管的漏极端子且具有输出端子。

公开(公告)号：CN219872384U

公开(公告)日：2023-10-20

申请号：CN202320188982.6

申请日：2023-02-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕宗哲 ,  傅敬铭 ,  张智贤

IPC: G06F30/323 ,  G06F30/367 ,  G06F111/02 ,  G06F115/02

Abstract: 一种集成电路设计优化的装置及存储集成电路设计指令的装置。在一个实施例中，所述装置包括一或多个处理器，所述一或多个处理器被配置成：接收包括数字子系统及模拟子系统的集成电路的电路设计；合成用于所述数字子系统的第一硬件描述语言网络连线表；基于只有加、减、乘及除运算符号，合成用于所述模拟子系统的第二硬件描述语言网络连线表；以及使用以所述第一硬件描述语言网络连线表及所述第二硬件描述语言网络连线表二者作为输入的单个基于硬件描述语言的仿真软件来获得所述集成电路的所述电路设计的行为。