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公开(公告)号：CN113054955B
公开(公告)日：2024-04-02
申请号：CN202011565324.1
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/135
Abstract: 一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明的实施例还涉及操作相位内插系统的方法。
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公开(公告)号：CN113380703B
公开(公告)日：2024-05-07
申请号：CN202110592173.7
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L27/06
Abstract: 制造基于双架构兼容设计的半导体器件的方法包括：在晶体管(TR)层中形成晶体管组件；并执行制造附加组件的以下操作中的一种(A)埋入式电源轨(BPR)类型的架构，(B)非埋入式电源轨(非BPR)类型的架构。步骤(A)包括，在相应的sub‑TR层中形成各个非伪sub‑TR结构，以及在相应的supra‑TR层中形成各个伪supra‑TR结构，该伪结构是相应的第一伪像。步骤(B)包括，在相应的supra‑TR层中形成各个非伪supra‑TR结构，并形成各个伪supra‑TR结构，该伪结构是相应的第二伪像，第一和第二伪像由双架构兼容涉及产生，适合于适应BPR类型的架构。本申请的实施例还涉及半导体器件。
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公开(公告)号：CN105680843A
公开(公告)日：2016-06-15
申请号：CN201510477534.8
申请日：2015-08-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 傅敬铭
IPC: H03K19/0175
CPC classification number: H01L25/0657 , G06F17/5068 , G06F17/5072 , H01L23/00 , H01L23/60
Abstract: 一种三维集成电路包括第一层和电连接至所述第一层且相对于所述第一层以堆叠关系设置的第二层。逻辑电路系统集成在第一层中且输入输出电路的输入输出电路系统集成在第二层中。本发明还涉及用于集成电路的输入输出。
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公开(公告)号：CN113380703A
公开(公告)日：2021-09-10
申请号：CN202110592173.7
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/822 , H01L27/06
Abstract: 制造基于双架构兼容设计的半导体器件的方法包括：在晶体管(TR)层中形成晶体管组件；并执行制造附加组件的以下操作中的一种(A)埋入式电源轨(BPR)类型的架构，(B)非埋入式电源轨(非BPR)类型的架构。步骤(A)包括，在相应的sub‑TR层中形成各个非伪sub‑TR结构，以及在相应的supra‑TR层中形成各个伪supra‑TR结构，该伪结构是相应的第一伪像。步骤(B)包括，在相应的supra‑TR层中形成各个非伪supra‑TR结构，并形成各个伪supra‑TR结构，该伪结构是相应的第二伪像，第一和第二伪像由双架构兼容涉及产生，适合于适应BPR类型的架构。本申请的实施例还涉及半导体器件。
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公开(公告)号：CN119833482A
公开(公告)日：2025-04-15
申请号：CN202411906010.1
申请日：2024-12-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 封装件包括管芯。管芯包括：衬底；电组件，位于衬底的前侧处；互连结构，位于衬底的前侧处并且电耦合至电组件，其中，互连结构的最上部导线是铝线；以及通孔，从最上部导线延伸至衬底的背侧。封装件还包括：模制材料，位于管芯周围；第一再分布结构(RDS)，位于管芯和模制材料下方；第二RDS，位于管芯和模制材料上方，其中，第一RDS和第二RDS的每个包括介电层和介电层中的导电部件，其中，管芯的通孔电耦合至第一RDS和第二RDS；以及第二管芯，位于第二RDS上方并且电耦合至第二RDS。本申请的实施例还包括封装件及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN113054955A
公开(公告)日：2021-06-29
申请号：CN202011565324.1
申请日：2020-12-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K5/135
Abstract: 一种相位内插(PI)系统，包括：相位内插(PI)级，其被配置成接收第一和第二时钟信号以及多位加权信号，并且产生内插时钟信号，PI级进一步被配置成通过使用所述多位加权信号及其逻辑反相(多位加权_bar信号)来避免上拉/下拉(PUPD)短路情形；以及放大级，其被配置为接收并放大内插时钟信号，放大级包括电容组件；电容组件是可调谐的；并且电容组件具有米勒效应配置，导致放大级的占用面积减小。本发明的实施例还涉及操作相位内插系统的方法。
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公开(公告)号：CN105680843B
公开(公告)日：2019-05-21
申请号：CN201510477534.8
申请日：2015-08-06
Applicant: 台湾积体电路制造股份有限公司
Inventor： 傅敬铭
IPC: H03K19/0175
CPC classification number: H01L25/0657 , G06F17/5068 , G06F17/5072 , H01L23/00 , H01L23/60
Abstract: 一种三维集成电路包括第一层和电连接至所述第一层且相对于所述第一层以堆叠关系设置的第二层。逻辑电路系统集成在第一层中且输入输出电路的输入输出电路系统集成在第二层中。本发明还涉及用于集成电路的输入输出。
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公开(公告)号：CN102208908A
公开(公告)日：2011-10-05
申请号：CN201010599658.0
申请日：2010-12-13
Applicant: 台湾积体电路制造股份有限公司
Inventor： 傅敬铭
CPC classification number: H03H11/265 , H03K2005/00286
Abstract: 一种静态相位内插器与应用其的时脉与数据还原电路。静态相位内插器包含第一和第二反相器、第一和第二开关组件以及第三反相器。第一反相器并联于接收第一时脉信号的第一输入节点和输出节点间。第二反相器并联于接收第二时脉信号的第二输入节点和输出节点间。第一和第二开关组件耦接至第一和第二反相器，以根据相位控制信号来选择性地分别开启第一反相器的数者和第二反相器的数者。第三反相器耦接至输出节点。静态相位内插器可包含回转率(slew rate)控制器，耦接至第一和第二输入端。静态相位内插器的每一反相器亦可包含与N型金属氧化半导体(NMOS)晶体管串联的P型金属氧化半导体(PMOS)晶体管，并具有位于NMOS晶体管和PMOS晶体管间的开关组件的分别一者。
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公开(公告)号：CN220122878U
公开(公告)日：2023-12-01
申请号：CN202321116211.2
申请日：2023-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H03F3/45
Abstract: 本实用新型提供一种感测放大器，包括：第一对晶体管，具有栅极端子、耦合至第一电源供应端子的源极端子、以及漏极端子，所述栅极端子分别耦合至用于接收第一输入信号的第一输入端子及用于接收第二输入信号的第二输入端子。感测放大器也包括：第二对晶体管，具有耦合至时脉端子的栅极端子、分别耦合至所述第一对晶体管的漏极端子的源极端子、以及漏极端子。感测放大器也包括：第三对晶体管，具有耦合至时脉端子的栅极端子、分别耦合至所述第二对晶体管的漏极端子的漏极端子、以及耦合至第二电源供应端子的源极端子。另外，感测放大器包括输出电路，所述输出电路耦合至所述第二对晶体管的漏极端子且具有输出端子。
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公开(公告)号：CN219872384U
公开(公告)日：2023-10-20
申请号：CN202320188982.6
申请日：2023-02-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/323 , G06F30/367 , G06F111/02 , G06F115/02
Abstract: 一种集成电路设计优化的装置及存储集成电路设计指令的装置。在一个实施例中，所述装置包括一或多个处理器，所述一或多个处理器被配置成：接收包括数字子系统及模拟子系统的集成电路的电路设计；合成用于所述数字子系统的第一硬件描述语言网络连线表；基于只有加、减、乘及除运算符号，合成用于所述模拟子系统的第二硬件描述语言网络连线表；以及使用以所述第一硬件描述语言网络连线表及所述第二硬件描述语言网络连线表二者作为输入的单个基于硬件描述语言的仿真软件来获得所述集成电路的所述电路设计的行为。
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