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公开(公告)号：CN111092617A
公开(公告)日：2020-05-01
申请号：CN201911010706.5
申请日：2019-10-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H03L7/18
Abstract: 一种分频器电路包括：计数器，用以回应于时脉信号的频率及频率比的计数器信号；以及补偿电路，耦接到计数器，并且用以产生输出信号。输出信号具有等于时脉信号的频率除以频率比的频率及大于1/r的工作循环，其中r是频率比。
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公开(公告)号：CN101753137A
公开(公告)日：2010-06-23
申请号：CN200910205551.0
申请日：2009-10-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H03L7/10
CPC classification number: H03L7/10 , H03L7/0995
Abstract: 一种具有启动电路的锁相环，包括压控振荡器(VCO)，其包括具有输入电压的电压输入节点；以及启动电路。启动电路包括第一电流通路和第二电流通路。第一电流通路具有第一电流，并配置为第一电流随输入电压的降低而升高，随输入电压的升高而降低。第二电流通路具有第二电流，并配置为第二电流随输入电压的降低而降低，随输入电压的升高而升高。VCO进一步包括：第三电流通路，其将第一电流的第一比例和第二电流的第二比例组合为组合电流；和电流控制振荡器(CCO)，其包括接收组合电流的输入并输出AC信号。
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公开(公告)号：CN110943736A
公开(公告)日：2020-03-31
申请号：CN201910887656.2
申请日：2019-09-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明公开一种相位偏差产生器。在一些实施例中，相位偏差产生器包括：电荷泵，具有第一运行模式及第二运行模式，其中第一运行模式在第一时间周期期间提供第一电流路径，且第二运行模式在第一时间周期之后的第二时间周期期间提供第二电流路径；采样及保持电路，耦合到电容器，且被配置以在预定时间对电容器的电压电平进行采样且在第二时间周期之后的第三时间周期期间提供输出电压；以及压控延迟线，耦合到采样及保持电路，且具有M个延迟线级，所述M个延迟线级各自被配置以输出相对于前一或后一信号具有相位偏差偏移量的信号。
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公开(公告)号：CN113141178B
公开(公告)日：2024-08-27
申请号：CN202110055298.6
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种延迟锁相环包括：相位检测器，被配置为检测第一时钟和第二时钟之间的相位差；电荷泵，被配置为基于由相位检测器提供的相位差，根据第一电荷量增加在电容性负载处的电荷量，并且根据第二电荷量减少在电容性负载处的电荷量；采样和保持电路，被配置为从电容性负载接收电荷量并且保持电荷量；以及电压控制延迟线，被配置为基于从采样和保持电路接收的电荷量来选择延迟量。延迟锁相环的至少一个参数被配置为使得通过调整延迟单元的延迟量和/或耦合到延迟单元的电流量来获得延迟单元的期望泵电流比。本发明的实施例还提供了一种配置延迟单元的泵电流比的方法。
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公开(公告)号：CN111092617B
公开(公告)日：2024-05-14
申请号：CN201911010706.5
申请日：2019-10-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H03L7/18
Abstract: 一种分频器电路包括：计数器，用以回应于时脉信号的频率及频率比的计数器信号；以及补偿电路，耦接到计数器，并且用以产生输出信号。输出信号具有等于时脉信号的频率除以频率比的频率及大于1/r的工作循环，其中r是频率比。一种用于分频器电路的方法及补偿电路亦在此揭露。
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Patent Agency Ranking
公开(公告)号：CN104935345A
公开(公告)日：2015-09-23
申请号：CN201410267704.5
申请日：2014-06-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H03M1/50
CPC classification number: G04F10/005
Abstract: 根据本发明所述的各个实施例，提供了一种器件，该器件包括控制电路、时间数字转换器电路、和选通电路；其中，时间数字转换器电路具有连接至控制电路的第一输入端的第一输出端；选通电路具有连接至第一信号的第一输入端、连接至第二信号的第二输入端和连接至时间数字转换器电路的第一输入端的输出端，其中，控制电路的输出端连接至时间数字转换器电路的第二输入端和选通电路的第三输入端。
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公开(公告)号：CN103378855A
公开(公告)日：2013-10-30
申请号：CN201210407861.2
申请日：2012-10-23
Applicant: 台湾积体电路制造股份有限公司
Inventor： 周楙轩
CPC classification number: H03L7/1976
Abstract: 一种锁相环(PLL)电路包括倍频器和分数-N型PLL。倍频器的时钟输出端电连接至分数-N型PLL的时钟输入端。PLL的倍频器的环路带宽小于PLL的分数-N型PLL的环路带宽。本发明还提供了具有倍频器的锁相环及构造锁相环的方法。
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公开(公告)号：CN113141178A
公开(公告)日：2021-07-20
申请号：CN202110055298.6
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种延迟锁相环包括：相位检测器，被配置为检测第一时钟和第二时钟之间的相位差；电荷泵，被配置为基于由相位检测器提供的相位差，根据第一电荷量增加在电容性负载处的电荷量，并且根据第二电荷量减少在电容性负载处的电荷量；采样和保持电路，被配置为从电容性负载接收电荷量并且保持电荷量；以及电压控制延迟线，被配置为基于从采样和保持电路接收的电荷量来选择延迟量。延迟锁相环的至少一个参数被配置为使得通过调整延迟单元的延迟量和/或耦合到延迟单元的电流量来获得延迟单元的期望泵电流比。本发明的实施例还提供了一种配置延迟单元的泵电流比的方法。
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公开(公告)号：CN104935345B
公开(公告)日：2018-08-07
申请号：CN201410267704.5
申请日：2014-06-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H03M1/50
CPC classification number: G04F10/005
Abstract: 根据本发明所述的各个实施例,提供了种器件,该器件包括控制电路、时间数字转换器电路、和选通电路;其中,时间数字转换器电路具有连接至控制电路的第输入端的第输出端;选通电路具有连接至第信号的第输入端、连接至第二信号的第二输入端和连接至时间数字转换器电路的第输入端的输出端,其中,控制电路的输出端连接至时间数字转换器电路的第二输入端和选通电路的第三输入端。
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公开(公告)号：CN107872224A
公开(公告)日：2018-04-03
申请号：CN201710660815.6
申请日：2017-08-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H03L7/197
CPC classification number: H03L7/0991 , H03L7/18 , H03L7/181 , H03L2207/50 , H03L7/197
Abstract: 本发明实施例涉及一种频率合成器。具体而言，本发明实施例的频率合成器包括：参考振荡器，其经配置以产生具有参考频率的第一时钟信号；及除法器控制器，其经配置以接收所述第一时钟信号、第二时钟信号及乘数值。所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值。除法器经配置以接收所述第一时钟信号及控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。
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