公开(公告)号：CN113284948B

公开(公告)日：2022-10-04

申请号：CN202110745865.0

申请日：2021-07-01

Applicant: 南方科技大学

Inventor： 蒋洋 ,  唐楚滢 ,  于洪宇 ,  汪青 ,  汤欣怡 ,  杜方洲

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/06

Abstract: 本发明实施例公开了一种GaN器件及其制备方法。该GaN器件包括衬底以及依次层叠于所述衬底上的缓冲层、外延层和金属电极层，外延层包括依次层叠于衬底上的GaN沟道层、AlN层和势垒层，金属电极层包括源漏金属层，其中，源漏金属层包括朝向衬底一侧延伸至外延层内的凸起结构，将金属电极层中的源极和漏极都与外延层接触，形成欧姆接触电极的机理，并且在源极和漏极金属电极层设置朝向衬底一侧延伸至外延层内的凸起结构，增大金属电极层与外延层的接触面积，减小欧姆接触电阻，从而降低GaN器件的导通电阻，通过源漏电极区域的刻蚀，实现了低温欧姆接触工艺，提高了GaN器件的整体可靠性。

公开(公告)号：CN113889534A

公开(公告)日：2022-01-04

申请号：CN202111136252.3

申请日：2021-09-27

Applicant: 南方科技大学

Inventor： 蒋洋 ,  汪青 ,  于洪宇 ,  郑韦志 ,  杜方洲

IPC: H01L29/78 ,  H01L29/778 ,  H01L29/45 ,  H01L21/336 ,  H01L21/335

Abstract: 一种无金欧姆接触电极、半导体器件和射频器件及其制法，属于射频器件领域。该形成于半导体器件的外延结构上的无金欧姆接触电极包括：接触层，堆叠于所述外延结构的顶表面；金属帽层，堆叠于所述接触层之上。其中，接触层包括合金结构、含硅结构或含低功函金属结构。该无金欧姆接触电极具有低的欧姆接触电阻，从而在基于其制作射频器件时，可以降低导通电阻，进而有助于获得输出功率的改善的效果。

公开(公告)号：CN113284948A

公开(公告)日：2021-08-20

申请号：CN202110745865.0

申请日：2021-07-01

Applicant: 南方科技大学

Inventor： 蒋洋 ,  唐楚滢 ,  于洪宇 ,  汪青 ,  汤欣怡 ,  杜方洲

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/06

Abstract: 本发明实施例公开了一种GaN器件及其制备方法。该GaN器件包括衬底以及依次层叠于所述衬底上的缓冲层、外延层和金属电极层，外延层包括依次层叠于衬底上的GaN沟道层、AlN层和势垒层，金属电极层包括源漏金属层，其中，源漏金属层包括朝向衬底一侧延伸至外延层内的凸起结构，将金属电极层中的源极和漏极都与外延层接触，形成欧姆接触电极的机理，并且在源极和漏极金属电极层设置朝向衬底一侧延伸至外延层内的凸起结构，增大金属电极层与外延层的接触面积，减小欧姆接触电阻，从而降低GaN器件的导通电阻，通过源漏电极区域的刻蚀，实现了低温欧姆接触工艺，提高了GaN器件的整体可靠性。

公开(公告)号：CN117766580A

公开(公告)日：2024-03-26

申请号：CN202311604037.0

申请日：2023-11-28

Applicant: 南方科技大学

Inventor： 于洪宇 ,  杜方洲 ,  汪青 ,  文康尧 ,  蒋洋 ,  唐楚滢 ,  张一 ,  邓宸凯

IPC: H01L29/778 ,  H01L29/06 ,  H01L21/335

Abstract: 本发明涉及一种GaN基反相器，所述GaN基反相器包括外延基底，所述外延基底上开设有沟道隔离槽，所述沟道隔离槽两侧分别设置有E‑mode器件和D‑mode器件，所述E‑mode器件和D‑mode器件之间通过金属连线相连；本发明在D‑mode HEMT器件上应用相同CTL介质层，实现对D‑mode阈值电压的调控，进而影响D‑mode器件的导通电阻，以调控E/D‑mode器件在即将导通和导通状态下的电阻比例，优化反相器的输出摆幅和增益特性；通过调整GaN D‑mode器件阈值电压，优化反相器的输出摆幅和增益特性，最大限度提升了GaN基反相器的工作性能。

公开(公告)号：CN118800797A

公开(公告)日：2024-10-18

申请号：CN202410679239.X

申请日：2024-05-29

Applicant: 南方科技大学

Inventor： 于洪宇 ,  汪青 ,  王中锐 ,  蒋洋 ,  杜方洲 ,  李汶懋

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/423 ,  H01L29/417 ,  H01L23/367 ,  H01L23/34 ,  G01N27/00 ,  G01N27/414

Abstract: 本发明公开了一种氮化镓传感器及其制备方法，所述氮化镓传感器包括外延结构，所述外延结构从上至下依次包括：势垒层、沟道层、缓冲层和衬底；其中，所述势垒层的上表面设置有源极和漏级；所述源极和漏级之间设置有若干个栅极；所述源极、漏级和栅极彼此平行且间隔排布，共同形成齿状结构；所述势垒层的上表面还设置有钝化层；所述源极、漏级和栅极均被所述钝化层覆盖；所述栅极的数量≥2。本发明提供了一种高性能、高可靠性、多功能的便携式氮化镓传感器系统，且易大规模集成和生产，对实现高性能、高可靠性、多功能的便携式氮化镓传感器系统具有重要意义。

公开(公告)号：CN114566472A

公开(公告)日：2022-05-31

申请号：CN202210192071.0

申请日：2022-03-01

Applicant: 南方科技大学

Inventor： 蒋洋 ,  汪青 ,  于洪宇

IPC: H01L23/29 ,  H01L23/31 ,  H01L29/778 ,  H01L21/335 ,  H01L21/56

Abstract: 一种半导体器件及其制备方法，属于半导体器件领域。半导体器件具有形成于衬底之上的外延结构，且该外延结构具有InAlN/GaN异质结。进一步地，该半导体器件还包括至少在源极和漏极之间分布的二维材料层；并且二维材料层具有栅介质部和位于所述栅介质部两侧的钝化部。其中，器件的栅极通过栅介质部与外延结构间接接触，钝化部位于器件的栅极和源极之间，以及器件的栅极和漏极之间。该器件中使用二维材料作为栅介质和钝化结构，能够降低器件的漏电流并提高器件的击穿电压。

公开(公告)号：CN112466941A

公开(公告)日：2021-03-09

申请号：CN202011360357.2

申请日：2020-11-27

Applicant: 南方科技大学

Inventor： 蒋洋 ,  于洪宇 ,  汪青

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/423

Abstract: 本发明实施例公开了一种E/D‑mode GaN HEMT集成器件的制备方法。该制备方法首先在衬底上形成至少两个GaN HEMT异质结结构，其中，异质结结构包括依次叠层设置的GaN层、空间隔离层以及势垒层，以及在异质结结构远离衬底的一侧形成源极欧姆接触电极和漏极欧姆接触电极。然后，通过在异质结结构远离衬底的一侧采用干法氧化‑湿法刻蚀重复循环的方式形成第一栅极开孔，在第一栅极开孔处形成第一栅极，形成第二栅极开孔和第二栅极，形成源极和漏极，实现了D‑mode GaN HEMT器件和E‑mode GaN HEMT器件在材料和工艺上的兼容，从而实现了增强型和耗尽型器件的集成。

公开(公告)号：CN111640797A

公开(公告)日：2020-09-08

申请号：CN202010489498.8

申请日：2020-06-02

Applicant: 南方科技大学

Inventor： 蒋洋 ,  于洪宇 ,  汪青

IPC: H01L29/778 ,  H01L21/335 ,  H01L29/06 ,  H01L21/306

Abstract: 本发明实施例公开了一种半导体器件的制作方法，包括：氧化半导体外延片表面栅介质区域的势垒层以形成第一栅介质层；形成覆盖所述第一栅介质层的钝化层并在所述钝化层形成暴露部分第一栅介质层的第一开口；基于所述第一开口对暴露的第一栅介质层以及势垒层交替进行干法氧化和湿法刻蚀工艺，直至所述势垒层对应第一开口的位置被刻蚀到预设深度；氧化所述第一开口处被刻蚀预设深度后的势垒层以形成第二栅介质层；形成覆盖所述第二栅介质层的栅极。本发明实施例实现了势垒层刻蚀深度的精确控制，能有效避免势垒层过刻蚀或刻蚀未尽的现象发生，并且能有效降低刻蚀后势垒层的表面粗糙度，提升半导体器件的饱和电流，降低栅极漏电。

公开(公告)号：CN117316949A

公开(公告)日：2023-12-29

申请号：CN202311015283.2

申请日：2023-08-14

Applicant: 南方科技大学

Inventor： 杜方洲 ,  汪青 ,  于洪宇 ,  蒋洋 ,  唐楚滢 ,  张一 ,  邓宸凯

IPC: H01L27/085 ,  H03K19/20 ,  H03K19/094 ,  H01L21/8252

Abstract: 本发明提供一种GaN基或非门逻辑电路及其制备方法，其中电路由三端耗尽型GaN HEMT器件和四端增强型GaN HEMT双栅器件组成；三端耗尽型GaN HEMT器件的三端分别为第一源极、第一漏极、第一栅极；四端增强型GaN HEMT双栅器件的四端分别为第二源极、第二漏极、第二栅极、第三栅极；所述第一源极的一端用于接入电源；所述第二源极的一端用于接地；所述第二栅极和所述第三栅极的两端用于输入电压。本发明的GaN基或非门逻辑电路及其制备方法，相比以往的GaN基或非门技术具有一定的创新性，克服了传统或非门电路面积较大，寄生电容电感、互联电阻、动态功耗较高的缺点，进一步简化GaN基或非门结构，显著提升GaN器件集成度，可有效降低GaN集成电路生产成本，提升商业效益。

公开(公告)号：CN114566430A

公开(公告)日：2022-05-31

申请号：CN202210193318.0

申请日：2022-03-01

Applicant: 南方科技大学

Inventor： 蒋洋 ,  汪青 ,  于洪宇

IPC: H01L21/28 ,  H01L21/335 ,  H01L29/423 ,  H01L29/417 ,  H01L29/06 ,  H01L29/778

Abstract: 一种半导体器件及其电极的制作方法，属于半导体领域。在半导体器件中形成电极的方法包括：制作至少具有在不经刻蚀技术参与而形成栅凹槽的图形化的InAlN层；在栅凹槽中制作栅极，或者，穿过图形化的InAlN层制作与GaN接触的源极和/或漏极。其中的半导体器件具有基于InAlN/GaN异质结的外延结构。在上述工艺由于不需要刻蚀栅极区域势垒层InAlN，从而可以避免刻蚀工艺引入的损伤，进而提高了相应器件的性能和可靠性。