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公开(公告)号：CN117371371A
公开(公告)日：2024-01-09
申请号：CN202311273502.7
申请日：2023-09-28
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/3308 , G06F30/327
Abstract: 本申请涉及一种电路门级逻辑仿真方法、装置、计算机设备和存储介质。所述方法包括：对仿真电路的逻辑单元库进行预处理，获得逻辑扩展状态表；根据预设处理算法对仿真电路进行并行分析，获得目标并行计算方案；基于目标并行计算方案和逻辑扩展状态表进行仿真，获得目标逻辑仿真结果。采用本方法能够实现了灵活、通用的并行门级逻辑仿真、节省仿真计算的成本以及加快并行计算的执行效率。
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公开(公告)号：CN114861591A
公开(公告)日：2022-08-05
申请号：CN202210793017.1
申请日：2022-07-07
Applicant: 北京大学
IPC: G06F30/392 , G06F30/394 , G06F30/398 , G06F30/3312
Abstract: 本发明公布了一种可微分时序驱动的芯片元件布局方法，设计可微分时序分析引擎，在每一步元件布局迭代过程中，计算芯片的性能指标并直接计算性能指标对元件位置的梯度，进行元件布局迭代更新；梯度直接给出时序驱动芯片元件布局的优化调整方向，本发明方法包括步骤对芯片的电路图进行预处理，布线估计，可微分互连线延迟计算，可微分延迟传播，时序指标反向求导，元件布局迭代更新。可微分时序分析引擎可使用GPU加速计算梯度时序性能指标和梯度，并与芯片元件布局过程深度融合，减少迭代过程中数据交互的开销，更高效地完成元件布局，同时得到更优的芯片性能指标。本发明具有目标明确、反馈迅速、聚焦全局优化的技术优点。
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公开(公告)号：CN113836844A
公开(公告)日：2021-12-24
申请号：CN202110993095.1
申请日：2021-08-27
Applicant: 北京大学
IPC: G06F30/327 , G06F30/33
Abstract: 本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
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公开(公告)号：CN112257364A
公开(公告)日：2021-01-22
申请号：CN202011143632.5
申请日：2020-10-23
Applicant: 北京大学
IPC: G06F30/3315 , G06F115/10
Abstract: 本发明公布了一种GPU加速计算的集成电路静态时序分析方法，包括：计算RC时延和进行延迟更新；将输入电路信息表示为电路结构图，对电路结构图进行扁平化，将电路结构图中的边关系表示为父结点指针或压缩邻接表形式，并设计电路结构图上的动态规划和拓扑排序算法，设计集成电路的静态时序分析的GPU算法；GPU算法符合单指令多线程体系结构，使得CPU‑GPU计算任务的时间合并。采用本发明提供的技术方案，能够降低集成电路静态时序分析的成本，进而提升时序驱动的芯片设计自动化算法的性能。
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公开(公告)号：CN113836846B
公开(公告)日：2023-10-17
申请号：CN202111070324.9
申请日：2021-09-13
Applicant: 北京大学
IPC: G06F30/327 , G06F30/3315
Abstract: 本发明公布了一种GPU加速计算的集成电路无悲观路径分析方法，包括步骤：电路结构扁平化，电路结构分层预处理，多GPU并行候选路径生成，全局候选路径合并。其中，多GPU并行候选路径生成包括步骤：多GPU任务分配，延迟分组初始化，并行延迟传播，并行渐进候选路径生成，并行局部候选路径预合并。本发明通过引入算法和数据结构的等价变换，在多个GPU上并行地完成无悲观时序分析中的密集计算，实现使用CPU完成多GPU之间的数据和控制调度工作。通过单CPU‑多GPU异构计算模型的协同配合，相比原有CPU算法可得到数十倍的性能提升，大幅降低无悲观路径分析的计算成本，可推广应用于芯片设计自动化技术领域。
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Patent Agency Ranking
公开(公告)号：CN113836844B
公开(公告)日：2023-09-22
申请号：CN202110993095.1
申请日：2021-08-27
Applicant: 北京大学
IPC: G06F30/327 , G06F30/33
Abstract: 本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
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公开(公告)号：CN113312876B
公开(公告)日：2023-09-22
申请号：CN202110550648.6
申请日：2021-05-17
Applicant: 北京大学
IPC: G06F30/398 , G06F30/392
Abstract: 本发明公布了一种集成电路设计中器件密度分布的计算方法，创建用于计算器件密度分布的高效算子，分别用于估计集成电路版图上各有限元网格所在位置的密度分布和各器件或网表所在位置的密度分布，通过前缀求和，延迟并同步计算所有矩形实例遍历矩形实例覆盖范围的部分，使得每个矩形实例的计算时间减少并保持接近，通过任务均衡的并行化策略实现计算加速。本发明方法提高了集成电路设计中器件密度分布的效率，避免了使用并行策略中不同器件、网表由于大小或覆盖范围不一导致的任务量分配不均衡，提高了使用并行化策略计算器件密度分布的可拓展性。
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公开(公告)号：CN112257364B
公开(公告)日：2022-05-20
申请号：CN202011143632.5
申请日：2020-10-23
Applicant: 北京大学
IPC: G06F30/3315 , G06F115/10
Abstract: 本发明公布了一种GPU加速计算的集成电路静态时序分析方法，包括：计算RC时延和进行延迟更新；将输入电路信息表示为电路结构图，对电路结构图进行扁平化，将电路结构图中的边关系表示为父结点指针或压缩邻接表形式，并设计电路结构图上的动态规划和拓扑排序算法，设计集成电路的静态时序分析的GPU算法；GPU算法符合单指令多线程体系结构，使得CPU‑GPU计算任务的时间合并。采用本发明提供的技术方案，能够降低集成电路静态时序分析的成本，进而提升时序驱动的芯片设计自动化算法的性能。
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公开(公告)号：CN113836846A
公开(公告)日：2021-12-24
申请号：CN202111070324.9
申请日：2021-09-13
Applicant: 北京大学
IPC: G06F30/327 , G06F30/3315
Abstract: 本发明公布了一种GPU加速计算的集成电路无悲观路径分析方法，包括步骤：电路结构扁平化，电路结构分层预处理，多GPU并行候选路径生成，全局候选路径合并。其中，多GPU并行候选路径生成包括步骤：多GPU任务分配，延迟分组初始化，并行延迟传播，并行渐进候选路径生成，并行局部候选路径预合并。本发明通过引入算法和数据结构的等价变换，在多个GPU上并行地完成无悲观时序分析中的密集计算，实现使用CPU完成多GPU之间的数据和控制调度工作。通过单CPU‑多GPU异构计算模型的协同配合，相比原有CPU算法可得到数十倍的性能提升，大幅降低无悲观路径分析的计算成本，可推广应用于芯片设计自动化技术领域。
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公开(公告)号：CN119476155A
公开(公告)日：2025-02-18
申请号：CN202411597634.X
申请日：2024-11-11
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/3312
Abstract: 本申请涉及一种集成电路延迟确定方法、装置、设备、介质和产品，其中方法包括：获取目标集成电路的时钟线网的有向无环图、预设的时序路径集合以及时序例外集合，其中，时序例外集合中包括各种时序例外对应的子图规则；根据子图规则中的关键节点，确定各时序例外路径对应的影响区域，并根据预设的微指令编译方法，确定影响区域内各个影响节点的微指令；根据微指令对各影响节点进行分类讨论，并根据分类讨论的结果确定各影响节点对应的一个或多个标签，以根据标签得到时序例外标签图，标签中存储有各影响节点的延迟，以实现目标集成电路的延迟最小值和延迟最大值的确定。本申请采用上述方法可以提升集成电路延迟确定方法的效率以及可靠性。
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