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公开(公告)号：CN108768474B
公开(公告)日：2020-10-02
申请号：CN201810368087.6
申请日：2018-04-23
Applicant: 中国科学院自动化研究所
Inventor： 林啸
IPC: H04B7/0413 , H04L25/02 , H04L25/03
Abstract: 本发明涉及一种基于5G通信网络的MIMO检测均衡方法及系统，该均衡方法包括：基于蚁群算法获取信道传输过程中的发射信号、接收信号、信道冲击响应和噪声方差值；对信道冲击响应进行共轭操作，得到共轭信道冲击响应；根据发射信号、信道冲击响应、噪声方差值和共轭信道冲击响应计算均衡因子；通过均衡因子和接收信号得到均衡估计值。本发明实施例根据发射信号、接收信号、信道冲击响应和噪声方差值计算均衡方法的均衡因子，通过均衡因子得到均衡估计值，通过该均衡估计值消除多输入多输出系统中由于信号失真引起的信号之间干扰的问题，降低误码率，提高通信的性能。
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公开(公告)号：CN108834211B
公开(公告)日：2020-07-07
申请号：CN201810368091.2
申请日：2018-04-23
Applicant: 中国科学院自动化研究所
Inventor： 林啸
IPC: H04W56/00
Abstract: 本发明涉及一种基于5G通信网络的定时调整方法及系统，该定时调整方法包括：确认需要修正传输时间的用户终端为待处理用户终端；通过多普勒频移和信噪比值得到传输上行信号的信道质量；通过信道质量和到达时间分别计算对应待处理用户终端的定时提前量；待处理用户终端通过相应的定时提前量实现上行同步。本发明实施例通过接收各用户终端发送的上行信号的到达时间，确定需要修正传输时间的用户终端，通过每个用户终端的信道质量和信道到达时间分别计算该用户终端的定时提前量，每个需要修正传输时间的用户终端分别按所述定时提前量发送上行信号，实现个用户终端的上行同步。
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公开(公告)号：CN108900277A
公开(公告)日：2018-11-27
申请号：CN201810366692.X
申请日：2018-04-23
Applicant: 中国科学院自动化研究所
Inventor： 林啸
Abstract: 本发明涉及一种基于5G通信网络的DTX检测方法及系统，该DTX检测方法包括：对所述原始编码上行控制信息进行译码得到解码比特；对所述解码比特进行重构、编码得到编码比特；将编码比特与所述原始编码上行控制信息进行层合并，得到编码上行控制信息；计算得到DTX检测值；将所述DTX检测值确定发送所述上行数据的用户终端是否处于DTX状态。本发明实施例通过对接受到的原始编码上行控制信息进行译码得到原始的原始编码上行控制信息和相应的解码比特，通过对解码比特进行重构，生成新的编码上行控制信息，通过编码上行控制信息和原始编码控制信息进行计算，得到相应的DTX检测值，用于检测用户终端是否处于DTX状态。
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公开(公告)号：CN103929271B
公开(公告)日：2017-04-19
申请号：CN201410123580.3
申请日：2014-03-28
Applicant: 中国科学院自动化研究所
IPC: H04L1/00
Abstract: 本发明公开了一种LTE系统速率匹配并行实现方法和装置，该方法包括：将Turbo编码后的数据比特流和校验比特1流与校验比特2流按行合并存放，根据Turbo编码后数据长度D，确定列置换样式；逐行完成列置换；对于校验比特1流与校验比特2流合并处理后的特殊列进行特殊处理；从指定位置开始按列读取数据，得到速率匹配后的比特流。应用本发明实施例以后能够加快速率匹配的速度。
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公开(公告)号：CN103744682B
公开(公告)日：2017-02-08
申请号：CN201410035089.5
申请日：2014-01-24
Applicant: 中国科学院自动化研究所
IPC: G06F9/44
Abstract: 本发明公开了一种分开编译异构混编程序的方法及系统，方法包括：对源程序中受控处理器执行的函数配置标记；查找源程序中配置的标记，生成修改链表，其中修改链表中存储配置有标记的函数、函数类型及其位置；遍历修改链表，根据修改链表中存储的函数类型，对源程序中配置有标记的函数进行相应的编译。本发明通过简单的标记简化了复杂的受控处理器执行的控制流程，有效地减小了异构移植的代价，使混编程序看起来像编写同构处理器的程序一样。
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Patent Agency Ranking
公开(公告)号：CN102567583A
公开(公告)日：2012-07-11
申请号：CN201110455740.0
申请日：2011-12-30
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种视频算法和硬件实现联合开发的方法，该方法将视频算法开发和硬件实现分成两条主线同步进行，在视频算法开发过程中，对视频算法的客观和主观视觉性能进行评估，同时对视频算法进行硬件架构设计，检查视频算法是否满足硬件约束，一旦发现硬件架构超出了硬件资源的可实现性范围，则同时进行视频算法层面和硬件架构层面的联合优化。本发明还给出了相应的优化策略，提出了与开发流程配合的开发平台，在开发流程的每一个环节，均有开发平台中的资源给与高效准确的支持，确保视频处理芯片开发能正确快速地完成。本发明可以用于视频处理芯片从算法开发到芯片前端设计的快速开发。
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公开(公告)号：CN101847093A
公开(公告)日：2010-09-29
申请号：CN201010162202.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种具有可重构低功耗数据交织网络的数字信号处理器，包括一个N路并行向量运算单元、一个N路并行向量寄存器堆、一个N路并行向量存储器和一个N路可重构并行数据交织网络，其中，N路可重构并行数据交织网络用于连接N路并行向量运算单元、N路并行向量寄存器堆和N路并行向量存储器，并管理其中的数据传输。利用本发明，通过该N路可重构并行数据交织网络，数据可以连续不间断的并行传输并在需要时直接从N路并行向量运算单元运算结果旁路至操作数输入，而不经过N路并行向量寄存器堆和/或N路并行向量存储器，克服了传统数据传输管理技术局限性，提高了数据传送的效率，降低了功耗，满足了不同宽度数据交织的需求。
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公开(公告)号：CN101840383A
公开(公告)日：2010-09-22
申请号：CN201010162192.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种支持连续/离散地址多数据并行访问的可配置存储器结构，包括：存储阵列，用于储存数据，由存储单元按行和列排列构成，每个存储单元对应一个唯一的行列地址；处理数据输入输出的控制电路，用于处理数据的读出和写入行为；处理读写信号的控制电路，用于产生读写行为需要的控制信号；配置传输方式的控制寄存器，用于设置访问存储器的方式，该方式是连续地址多数据访问或离散地址多数据访问；地址选通电路，用于决定每个存储阵列使用哪组地址总线作为自己的地址线。利用本发明，实现了数据传输方式的多样化，进而满足了处理器对存储器进行高吞吐、高并行的数据访问需求。
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公开(公告)号：CN101840324A
公开(公告)日：2010-09-22
申请号：CN201010162368.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。利用本发明，降低了关键通路延时，减小了运算资源开销。
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公开(公告)号：CN101833441A
公开(公告)日：2010-09-15
申请号：CN201010162350.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F9/38
Abstract: 本发明公开了一种并行向量处理引擎结构，该结构包括局部存储器、总线控制器、向量处理单元和通信同步单元，其中，该局部存储器由多个存储块组成，每个存储块独立运行，且每个存储块作为一从设备通过总线与该总线控制器连接，该向量处理单元与该通信同步单元均作为一主设备通过该总线控制器连接。本发明提供的并行向量处理引擎结构，能够优化向量计算，提高了芯片的数字信号处理能力。
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