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公开(公告)号：CN101833441B
公开(公告)日：2013-02-13
申请号：CN201010162350.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F9/38
Abstract: 本发明公开了一种并行向量处理引擎结构，该结构包括局部存储器、总线控制器、向量处理单元和通信同步单元，其中，该局部存储器由多个存储块组成，每个存储块独立运行，且每个存储块作为一从设备通过总线与该总线控制器连接，该向量处理单元与该通信同步单元均作为一主设备通过该总线控制器连接。本发明提供的并行向量处理引擎结构，能够优化向量计算，提高了芯片的数字信号处理能力。
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公开(公告)号：CN101847093A
公开(公告)日：2010-09-29
申请号：CN201010162202.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种具有可重构低功耗数据交织网络的数字信号处理器，包括一个N路并行向量运算单元、一个N路并行向量寄存器堆、一个N路并行向量存储器和一个N路可重构并行数据交织网络，其中，N路可重构并行数据交织网络用于连接N路并行向量运算单元、N路并行向量寄存器堆和N路并行向量存储器，并管理其中的数据传输。利用本发明，通过该N路可重构并行数据交织网络，数据可以连续不间断的并行传输并在需要时直接从N路并行向量运算单元运算结果旁路至操作数输入，而不经过N路并行向量寄存器堆和/或N路并行向量存储器，克服了传统数据传输管理技术局限性，提高了数据传送的效率，降低了功耗，满足了不同宽度数据交织的需求。
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公开(公告)号：CN101840383A
公开(公告)日：2010-09-22
申请号：CN201010162192.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种支持连续/离散地址多数据并行访问的可配置存储器结构，包括：存储阵列，用于储存数据，由存储单元按行和列排列构成，每个存储单元对应一个唯一的行列地址；处理数据输入输出的控制电路，用于处理数据的读出和写入行为；处理读写信号的控制电路，用于产生读写行为需要的控制信号；配置传输方式的控制寄存器，用于设置访问存储器的方式，该方式是连续地址多数据访问或离散地址多数据访问；地址选通电路，用于决定每个存储阵列使用哪组地址总线作为自己的地址线。利用本发明，实现了数据传输方式的多样化，进而满足了处理器对存储器进行高吞吐、高并行的数据访问需求。
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公开(公告)号：CN101840324A
公开(公告)日：2010-09-22
申请号：CN201010162368.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。利用本发明，降低了关键通路延时，减小了运算资源开销。
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公开(公告)号：CN101833441A
公开(公告)日：2010-09-15
申请号：CN201010162350.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F9/38
Abstract: 本发明公开了一种并行向量处理引擎结构，该结构包括局部存储器、总线控制器、向量处理单元和通信同步单元，其中，该局部存储器由多个存储块组成，每个存储块独立运行，且每个存储块作为一从设备通过总线与该总线控制器连接，该向量处理单元与该通信同步单元均作为一主设备通过该总线控制器连接。本发明提供的并行向量处理引擎结构，能够优化向量计算，提高了芯片的数字信号处理能力。
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Patent Agency Ranking
公开(公告)号：CN101840383B
公开(公告)日：2012-07-04
申请号：CN201010162192.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种支持连续/离散地址多数据并行访问的可配置存储器，包括：存储阵列，用于储存数据，由存储单元按行和列排列构成，每个存储单元对应一个唯一的行列地址；处理数据输入输出的控制电路，用于处理数据的读出和写入行为；处理读写信号的控制电路，用于产生读写行为需要的控制信号；配置传输方式的控制寄存器，用于设置访问存储器的方式，该方式是连续地址多数据访问或离散地址多数据访问；地址选通电路，用于决定每个存储阵列使用哪组地址总线作为自己的地址线。利用本发明，实现了数据传输方式的多样化，进而满足了处理器对存储器进行高吞吐、高并行的数据访问需求。
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公开(公告)号：CN101847087A
公开(公告)日：2010-09-29
申请号：CN201010162375.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/505
Abstract: 本发明公开了一种支持定浮点可重构的横向求和网络结构，包括依次连接的浮点指数操作部分、浮点尾数操作/定点操作部分、浮点规格化操作部分，其中：浮点指数操作部分，用于完成选择指数最大值以及求指数差，得到的指数差输出给浮点尾数操作/定点操作部分；浮点尾数操作/定点操作部分，用于完成浮点尾数的移位对齐、数据压缩、数据求和，以及对浮点结果的补码转换，同时通过另一旁路并行完成对浮点规格化操作中需要的前导0预测判断，得到的处理结果输出给浮点规格化操作部分；浮点规格化操作部分，用于完成浮点尾数的规格化移位和调整指数。利用本发明，降低了多输入浮点加法的关键通路延时，减少了定点求和所消耗的运算资源，并降低了功耗。
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公开(公告)号：CN101833468A
公开(公告)日：2010-09-15
申请号：CN201010162391.9
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F9/45
Abstract: 本发明公开了一种在高性能计算系统中生成向量处理指令集结构的方法，该方法包括：步骤1：分析数字信号处理领域内的核心算法，得到各核心算法的逻辑表达式；步骤2：从该逻辑表达式中抽象出数字信号处理领域内的向量元操作；步骤3：根据抽象出的向量元操作，生成针对专用向量指令语法和行为的向量处理指令集结构。利用本发明，生成了适合于特定领域的向量处理指令集，大大提高了处理器的性能。
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公开(公告)号：CN101847087B
公开(公告)日：2012-03-28
申请号：CN201010162375.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/505
Abstract: 本发明公开了一种支持定浮点可重构的横向求和网络结构，包括依次连接的浮点指数操作部分、浮点尾数操作/定点操作部分、浮点规格化操作部分，其中：浮点指数操作部分，用于完成选择指数最大值以及求指数差，得到的指数差输出给浮点尾数操作/定点操作部分；浮点尾数操作/定点操作部分，用于完成浮点尾数的移位对齐、数据压缩、数据求和，以及对浮点结果的补码转换，同时通过另一旁路并行完成对浮点规格化操作中需要的前导0预测判断，得到的处理结果输出给浮点规格化操作部分；浮点规格化操作部分，用于完成浮点尾数的规格化移位和调整指数。利用本发明，降低了多输入浮点加法的关键通路延时，减少了定点求和所消耗的运算资源，并降低了功耗。
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公开(公告)号：CN101847093B
公开(公告)日：2013-09-04
申请号：CN201010162202.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种具有可重构低功耗数据交织网络的数字信号处理器，包括一个N路并行向量运算单元、一个N路并行向量寄存器堆、一个N路并行向量存储器和一个N路可重构并行数据交织网络，其中，N路可重构并行数据交织网络用于连接N路并行向量运算单元、N路并行向量寄存器堆和N路并行向量存储器，并管理其中的数据传输。利用本发明，通过该N路可重构并行数据交织网络，数据可以连续不间断的并行传输并在需要时直接从N路并行向量运算单元运算结果旁路至操作数输入，而不经过N路并行向量寄存器堆和/或N路并行向量存储器，克服了传统数据传输管理技术局限性，提高了数据传送的效率，降低了功耗，满足了不同宽度数据交织的需求。
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