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公开(公告)号：CN106502932B
公开(公告)日：2019-05-24
申请号：CN201610834031.6
申请日：2016-09-20
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种基于分层结构的片间互联接口及其写操作和读操作的方法。其中，该接口包括：事务层，被配置为从存储器搬运读或写操作的数据，并解析由数据链路层传递来的数据，并在数据链路层对数据缓冲区进行写操作时，从数据缓冲区读取数据，以及在使能CRC校验且校验正确时，从数据缓冲区读取数据；数据链路层，被配置为在事务层与物理层之间进行并行数据的拆分和组合、控制码的装配和解析，并根据物理通道数，对读或写操作的数据进行分组；物理层，被配置为根据物理通道，对读或写操作数据进行分组，并处理数据链路层与物理链路之间的数据。通过本发明实施例解决了如何实现低延迟、高带宽及扩展性强的传输的技术问题。
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公开(公告)号：CN104991884B
公开(公告)日：2017-12-05
申请号：CN201510340625.7
申请日：2015-06-18
Applicant: 中国科学院自动化研究所
IPC: G06F15/76
Abstract: 本发明提供的异构多核SoC体系结构设计方法，包括：根据应用领域算法中函数的运行时间和访问次数，获取第一调用函数集；通过分析第一调用函数集的计算特征，设计仿真输入激励；根据应用领域的设计需求，确定第一SoC体系结构的探索空间；修剪第一SoC体系结构的探索空间，得到第二SoC体系结构的探索空间；从第二SoC体系结构的探索空间中随机选取变量组合，对各组SoC体系结构进行仿真和综合，得到运行时间，芯片面积和功耗；将变量组合、运行时间、芯片面积和功耗利用机器学习算法，训练得到回归模型或分类模型；利用上述模型探索第二SoC体系结构的探索空间，并从中选取满足多个约束条件的SoC体系结构。本发明可以实现最优的异构多核SoC体系结构设计。
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公开(公告)号：CN103744684B
公开(公告)日：2017-01-11
申请号：CN201410036245.X
申请日：2014-01-24
Applicant: 中国科学院自动化研究所
IPC: G06F9/44
Abstract: 本发明公开了一种异构软硬件协同开发的方法及系统，方法包括：声明和定义能够被异构从处理器执行的函数；根据不同开发阶段目标码所执行的硬件平台定义不同的配置文件和编译文件，其中配置文件中定义适用于相应硬件平台的编译工具链变量的具体表示，所述编译文件用于定义当前适用的配置文件以及编译工具链变量；根据所述配置文件和编译文件编译源程序，进而获得目标码，并在相应的硬件平台上运行所述目标码。本发明针对SoC的硬件开发流程，优化了应用开发流程，可以在很小的代价下开发应用软件，节约了高昂的资金投入和人员投入。
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公开(公告)号：CN103744682A
公开(公告)日：2014-04-23
申请号：CN201410035089.5
申请日：2014-01-24
Applicant: 中国科学院自动化研究所
IPC: G06F9/44
Abstract: 本发明公开了一种分开编译异构混编程序的方法及系统，方法包括：对源程序中受控处理器执行的函数配置标记；查找源程序中配置的标记，生成修改链表，其中修改链表中存储配置有标记的函数、函数类型及其位置；遍历修改链表，根据修改链表中存储的函数类型，对源程序中配置有标记的函数进行相应的编译。本发明通过简单的标记简化了复杂的受控处理器执行的控制流程，有效地减小了异构移植的代价，使混编程序看起来像编写同构处理器的程序一样。
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公开(公告)号：CN102609245A
公开(公告)日：2012-07-25
申请号：CN201110435859.1
申请日：2011-12-22
Applicant: 中国科学院自动化研究所
IPC: G06F9/38
Abstract: 本发明公开了一种异构多核处理器，包括宽数据流运算模块、控制/调用模块和数据交互模块，其中所述宽数据流运算模块运行代数指令，用于完成大块、大面、大线等宽数据流的密集型运算；所述控制/调用模块运行标量指令，用于完成对宽数据流运算部分的顶层参数设置，控制它的运算，同时也完成宽数据流计算部分的非连续二次计算任务；所述数据交互模块用于完成整个异构多核处理器的互连与数据交互。本发明的异构多核处理器基于两级运算架构器，它分离了宽数据流式运算和控制/调用类运算，大大增强了数据流水的完整性，并且保证了高密度计算的连续性和封闭性，降低了运算结点间的通讯消耗，进而大大提高各个运算部件的使用效率。
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Patent Agency Ranking
公开(公告)号：CN102567165A
公开(公告)日：2012-07-11
申请号：CN201110448460.7
申请日：2011-12-29
Applicant: 中国科学院自动化研究所
IPC: G06F11/26
Abstract: 本发明公开了一种对视频算法的寄存器传输级硬件实现进行验证的系统及方法，该系统包括：测试视频序列库，用于存储对视频算法的RTL硬件设计进行验证所需要的测试序列；测试向量生成器，用于从测试视频序列库中根据算法功能覆盖率选取测试序列，并生成测试向量，再将该测试向量输出给黄金C语言模型和待验证的RTL硬件模型；黄金C语言模型和待验证的RTL硬件模型，用于在接收到测试向量后分别产生输出，并将各自的输出均输出给文件比较器；文件比较器，用于比较黄金C语言模型的输出与待验证的RTL硬件模型的输出是否一致，如果一致，则验证通过，如果不一致，则验证失败。利用本发明，提高了对视频算法的RTL硬件设计进行验证的效率和正确性。
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公开(公告)号：CN103744682B
公开(公告)日：2017-02-08
申请号：CN201410035089.5
申请日：2014-01-24
Applicant: 中国科学院自动化研究所
IPC: G06F9/44
Abstract: 本发明公开了一种分开编译异构混编程序的方法及系统，方法包括：对源程序中受控处理器执行的函数配置标记；查找源程序中配置的标记，生成修改链表，其中修改链表中存储配置有标记的函数、函数类型及其位置；遍历修改链表，根据修改链表中存储的函数类型，对源程序中配置有标记的函数进行相应的编译。本发明通过简单的标记简化了复杂的受控处理器执行的控制流程，有效地减小了异构移植的代价，使混编程序看起来像编写同构处理器的程序一样。
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公开(公告)号：CN104991884A
公开(公告)日：2015-10-21
申请号：CN201510340625.7
申请日：2015-06-18
Applicant: 中国科学院自动化研究所
IPC: G06F15/76
Abstract: 本发明提供的异构多核SoC体系结构设计方法，包括：根据应用领域算法中函数的运行时间和访问次数，获取第一调用函数集；通过分析第一调用函数集的计算特征，设计仿真输入激励；根据应用领域的设计需求，确定第一SoC体系结构的探索空间；修剪第一SoC体系结构的探索空间，得到第二SoC体系结构的探索空间；从第二SoC体系结构的探索空间中随机选取变量组合，对各组SoC体系结构进行仿真和综合，得到运行时间，芯片面积和功耗；将变量组合、运行时间、芯片面积和功耗利用机器学习算法，训练得到回归模型或分类模型；利用上述模型探索第二SoC体系结构的探索空间，并从中选取满足多个约束条件的SoC体系结构。本发明可以实现最优的异构多核SoC体系结构设计。
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公开(公告)号：CN104899076A
公开(公告)日：2015-09-09
申请号：CN201510342090.7
申请日：2015-06-18
Applicant: 中国科学院自动化研究所
IPC: G06F9/455
Abstract: 本发明提出一种超大规模集成电路门级网表仿真的加速方法，步骤为：1，对集成电路各个模块的验证程序进行单独设计，筛选有效的寄存器进行配置，形成精简的仿真激励；2，对寄存器进行配置，利用精简的仿真激励，对SOC的RTL级代码进行仿真验证，设置关键寄存器和关键时间点，获取并保存关键寄存器在关键时间点的输出值；3，依据保存的关键寄存器在关键时间点的输出值，筛选出输出值与初始值不同的关键寄存器；4，门级网表仿真运行开始后，在合适的时间点，利用获取的关键寄存器的输出值的对步骤3中筛选的关键寄存器进行赋值，继续进行门级网表仿真工作。本发明可以极大缩短超大规模集成电路门级网表的仿真时间，提高验证效率。
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公开(公告)号：CN102591814A
公开(公告)日：2012-07-18
申请号：CN201110425095.8
申请日：2011-12-16
Applicant: 中国科学院自动化研究所
IPC: G06F13/16
Abstract: 本发明公开了一种支持多BANK访问模式的DRAM访问控制装置和控制方法，其中通过BANK管理模块来实现多BANK访问模式。该DRAM访问控制装置包括用户模块1、控制模块2、数据通道模块3和BANK管理模块12，该BANK管理模块12用于对用户指令进行BANK是否冲突的判断，以使控制模块2产生正确的命令信号和地址信号；并且，该BANK管理模块接收来自控制模块2解析的BANK地址和行地址，向控制模块2发送检测的冲突信息。本发明将用户发送的读写命令、地址信息进行解析，产生DRAM能识别的命令信号和地址信号，从而实现对DRAM的读写访问；同时提供多BANK访问模式，支持同时打开多个BANK，提高了总线利用率。
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