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公开(公告)号：CN118885435A
公开(公告)日：2024-11-01
申请号：CN202410908363.9
申请日：2024-07-08
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F15/173 , G06F15/177 , G06F13/40
Abstract: 本申请的实施例提供了一种双网络资源与功耗可配的通用信号处理装置，涉及信号处理设备技术领域，所述装置包括：PSOC控制管理单元、信号处理单元和交换单元；所述信号处理单元包括DSP芯片单元和FPGA芯片单元；其中，所述PSOC控制管理单元通过SPI接口与所述DSP芯片单元连接，所述PSOC控制管理单元通过SelectMAP接口与所述FPGA芯片单元连接，所述PSOC控制管理单元还与所述交换单元连接；所述DSP芯片单元与所述交换单元连接，所述DSP芯片单元还通过EMIF接口与所述FPGA芯片单元连接；所述FPGA芯片单元与所述交换单元连接。本申请的技术方案，通过PSOC+DSP+FPGA+交换的架构设计，实现了信号处理与交换模块的归一化，降低了设备的复杂度，便于系统维护，功耗可小颗粒度控制。
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公开(公告)号：CN116932432A
公开(公告)日：2023-10-24
申请号：CN202310774887.9
申请日：2023-06-28
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F13/12 , G06F15/163 , G06F15/78
Abstract: 本发明涉及信号处理技术领域，公开了一种数字信号处理装置及其EMIF接口扩展方法，该装置，包括：3个AD通道，分别记为AD1、AD2、AD3；3个DSP，分别记为DSP1、DSP2、DSP3；2个信号处理FPGA，分别记为FPGA1、FPGA2；1个控制管理FPGA，记为FPGA3；AD1、AD2分别与FPGA1连接，AD3与FPGA2连接；DSP1的EMIF接口与FPGA1、FPGA3分别电连接，DSP2的EMIF接口与FPGA1、FPGA3分别电连接，DSP3的EMIF接口与FPGA2、FPGA3分别电连接。本发明解决了现有技术存在的机载设备集成度低、可靠性低、机载设备敏感的功耗等问题。
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公开(公告)号：CN119961663A
公开(公告)日：2025-05-09
申请号：CN202411919675.6
申请日：2024-12-25
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F18/2135 , G06F18/241
Abstract: 本发明公开了一种基于低秩变换的残差智能检测方法及装置，其中方法包括：对训练数据和测试数据进行预处理，并通过鲁棒性主成分分析对预处理后的训练数据进行分解处理，得到低秩矩阵L和误差矩阵；对低秩矩阵L进行反解得到变换矩阵T，并针对特征向量空间，计算训练数据和测试数据在变换矩阵T之外的残差；结合训练数据在残差空间的投影，计算训练特征对应的投影误差的阈值，并根据测试数据在残差空间的投影和阈值输出识别结果。本发明通过提取数据空间的低秩特征部分，反解求出变换矩阵，在筛除通信大量数据冗余信息的同时保留了数据的主要特征，具有可靠性和有效性。
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公开(公告)号：CN119675826A
公开(公告)日：2025-03-21
申请号：CN202411707792.6
申请日：2024-11-27
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L1/00 , H04L49/111
Abstract: 本申请公开了一种基于RapidIO的速率自适应方法、装置、设备及存储介质，首先主控节点扫描RapidIO网络，根据速率配置表中的速率信息更新各个交换芯片端口的速率，在RapidIO网络中的RapidIO节点的通信速率需要改变的情况下，接收RapidIO节点上报的速率变更请求，之后根据速率变更请求所体现的所需速率，查找RapidIO节点对应的交换芯片ID号和端口号，修改交换芯片端口的速率寄存器，并将速率寄存器的速率设置为所需速率，之后进行端口复位，检查修改后的所需速率与修改预期是否一致，最后等待RapidIO节点并通过port‑write包上报RapidIO节点的入网状态。通过动态调整RapidIO节点的通信速率，满足了系统在不同功能下对RapidIO节点速率的要求。
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Patent Agency Ranking
公开(公告)号：CN116909958A
公开(公告)日：2023-10-20
申请号：CN202310845923.6
申请日：2023-07-11
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F13/38 , G06F13/40 , G06F15/78 , G06F15/173
Abstract: 本发明提供一种高可靠信号处理与交换装置，属于信号处理与数据交换技术领域，解决了现有装置在集成度、可靠性和功耗方面等综合性能不足的问题；本发明的装置包括板内管理组件、信号处理组件和交换组件，均通过各类信号传输总线两两相连；板内管理组件实现各组件间的控制管理，信号处理组件通过2套镜像设计的信号处理通道实现业务信号的处理，交换组件用于控制管理信号与业务信号的交换；板内管理组件为PSOC芯片，信号处理通道均包括DSP芯片、FPGA芯片和PRG子卡，交换组件包括SRIO交换芯片、ETH交换芯片和光模块；本发明实现了信号处理与交换过程的归一化，降低了机载设备复杂度，提升了可靠性和功耗适应性。
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公开(公告)号：CN116450988A
公开(公告)日：2023-07-18
申请号：CN202310378624.6
申请日：2023-04-11
Applicant: 中国电子科技集团公司第十研究所
Abstract: 本发明公开了一种基于二阶椭圆界面问题的自适应杂交间断有限元方法，该方法通过构建杂交间断有限元对应的后验误差估计子，根据估计子判断需要加密的网格部分，进一步加密从而减小逼近误差，争取用尽量少的代价得到好的数值逼近解。本发明在采用间断方法的同时数值格式还满足了界面条件，效果也会更好，结合了自适应有限元的思想，该方法的自适应后验误差估计子在特定的参数θ下，随着局部加密的收敛是最优的，具有可靠性和有效性，根据数值解计算后验误差估计子，结合自适应加密策略，可以对网格进行自适应加密，从而得到逼近性能更好的网格，也实现了解的正则性不好的位置定位，在达到精度的同时也节省了计算量。
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公开(公告)号：CN118473727A
公开(公告)日：2024-08-09
申请号：CN202410548347.3
申请日：2024-05-06
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L9/40 , H04L41/12 , H04L41/0803 , H04L49/111
Abstract: 本发明提供一种嵌入式异构集群系统扩展的互联认证方法，包括：接收事件上报；指定需扩展的空闲交换端口；判断空闲交换端口是否有插入事件上报，有则继续进入控制器局域网总线监听，否则继续等待接入新系统；控制器局域网总线监听过程中，判断新增系统是否有控制器接入：若没有，新增系统不带控制器，更新网络拓扑结构，两系统合并，主控不变；若有，判断新增系统的控制器是否有接替原系统主控制器的意愿：若没有，则两系统合并，主控不变；若有，两系统合并，主控制程序迁移到新增系统的主控制器上，完成系统扩展互联认证。本发明能够实现嵌入式异构集群系统快速扩展，自动认证功能，并且扩展灵活，支持异构系统全向、无穷互联。
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公开(公告)号：CN117850899A
公开(公告)日：2024-04-09
申请号：CN202311595610.6
申请日：2023-11-24
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F9/445 , G06F8/41 , G06F16/16 , G06F12/0897 , G06F12/10
Abstract: 本发明公开了一种国产DSP的多核启动程序转换方法及装置，属于国产芯片应用领域，包括：使用DSP芯片的私有地址编译程序得到out文件，复制多份后使用转换工具将多份out文件合并转换为dat文件；参考生成out文件时的map数据映射文件，根据map数据映射文件中每个数据段的内存首地址和长度，定位保存在dat文件中每个内核位于高速缓存上的全部数据段；S300，将定位到的数据段内存地址信息，依次由私有地址改为全局地址形式；依据map数据映射文件中的代码段地址和长度，找到dat文件中多个内核各自的代码段数据，且仅保留第1段。本发明克服了现有M6678多核程序转换方法的局限性，具有适用性强和效率高的优点。
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公开(公告)号：CN115563037A
公开(公告)日：2023-01-03
申请号：CN202211134949.1
申请日：2022-09-19
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F13/28
Abstract: 本发明公开了一种数据传输方法及装置，首先利用魂芯处理器中的DSP片内数据区从非易失性存储器中获取待传输数据长度，再从非易失性存储器中提取待传输数据长度的待传输数据，最后将传输数据发送至易失性存储器或DSP处理器中的DSP片内代码存储区。该方法由于引入了魂芯处理器的DSP片内数据区，不仅将待传输数据导入DSP片内代码存储区来解决现有的魂芯处理器由于代码存储区不能直接传输数据导致不能自启动的问题，还能够将传输数据导入易失性存储器中加快待传输数据的处理，二者共同实现魂芯处理器的全区域空间的数据互传功能。
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