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公开(公告)号：CN111611114B
公开(公告)日：2023-04-07
申请号：CN202010233527.4
申请日：2020-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种综合航空电子PHM系统，旨在提供一种能够减少任务系统定位故障时间，传输效率高的健康管理系统。本发明通过下述技术方实现：N个信号处理模块及系统控制模块，以CAN总线作为健康管理数据传输媒介，组成以系统控制模块为健康数据管理核心，将高速交换网络连接的信号处理模块及系统控制模块组成星型交换网络；系统控制模块通过CAN总线接口对信号处理模块的各种状态值设置门限数量、温度和电压范围值，信号处理模块通过CAN总线与系统控制模块的CAN总线相连来实现健康管理数据传输与模块间业务数据通信分离；一旦监测到状态值超过设定的门限事件，以CAN总线健康管理软件收集的接口上报到系统控制模块。
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公开(公告)号：CN111611114A
公开(公告)日：2020-09-01
申请号：CN202010233527.4
申请日：2020-03-30
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
Abstract: 本发明公开的一种综合航空电子PHM系统，旨在提供一种能够减少任务系统定位故障时间，传输效率高的健康管理系统。本发明通过下述技术方实现：N个信号处理模块及系统控制模块，以CAN总线作为健康管理数据传输媒介，组成以系统控制模块为健康数据管理核心，将高速交换网络连接的信号处理模块及系统控制模块组成星型交换网络；系统控制模块通过CAN总线接口对信号处理模块的各种状态值设置门限数量、温度和电压范围值，信号处理模块通过CAN总线与系统控制模块的CAN总线相连来实现健康管理数据传输与模块间业务数据通信分离；一旦监测到状态值超过设定的门限事件，以CAN总线健康管理软件收集的接口上报到系统控制模块。
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公开(公告)号：CN116932432A
公开(公告)日：2023-10-24
申请号：CN202310774887.9
申请日：2023-06-28
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F13/12 , G06F15/163 , G06F15/78
Abstract: 本发明涉及信号处理技术领域，公开了一种数字信号处理装置及其EMIF接口扩展方法，该装置，包括：3个AD通道，分别记为AD1、AD2、AD3；3个DSP，分别记为DSP1、DSP2、DSP3；2个信号处理FPGA，分别记为FPGA1、FPGA2；1个控制管理FPGA，记为FPGA3；AD1、AD2分别与FPGA1连接，AD3与FPGA2连接；DSP1的EMIF接口与FPGA1、FPGA3分别电连接，DSP2的EMIF接口与FPGA1、FPGA3分别电连接，DSP3的EMIF接口与FPGA2、FPGA3分别电连接。本发明解决了现有技术存在的机载设备集成度低、可靠性低、机载设备敏感的功耗等问题。
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公开(公告)号：CN112199121B
公开(公告)日：2023-06-06
申请号：CN202011044864.5
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F9/4401 , G06F8/41 , G06F8/61
Abstract: 本发明公开的一种DSP按需扩容加载程序方法，旨在提供一种运行速度快，加载时间少，扩容可靠的程序扩容方法。本发明通过下述技术方案予以实现：在DSP开发环境中，将DSP需要的各个函数编译出来，将不同的处理函数使用频率写入DSP的同步动态存储器中，并形成DSP函数部署蓝图；函数被调用时，DSP引导程序根据预先安排的DSP函数部署蓝图进行输函数代码搬移，从SDRAM中拷贝到DSP的内部运行RAM上的运行位置1、运行位置2的指定存储空间中的扩容引导程序；然后在内部RAM高速运行，将程序代码写入DSP不同的处理函数代码运行在DSP的高速数据缓冲区，按需加载DSP扩容程序；加载完毕自动跳转到零地址运行。
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公开(公告)号：CN114398107A
公开(公告)日：2022-04-26
申请号：CN202210085205.9
申请日：2022-01-25
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F9/445 , G06F9/4401 , G06F1/24
Abstract: 本发明公开了一种跨领域多方式加载DSP程序的设计方法及通用平台，属于测控通信的信号处理技术领域，包括步骤：通过加载控制开关和/或通过上位机发送加载控制命令，控制从FLASH直接加载DSP程序、或从EMMC通过ZYNQ加载DSP程序、或从上位机在线加载DSP程序。本发明实现了高度集成的通用平台，可以根据不同加载需要进行灵活设置DSP程序加载方式。平台具有标准化和通用性，支持长期的技术可插入、可扩展性，减少硬件冗余设计时间，降低了全生命周期成本。
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Patent Agency Ranking
公开(公告)号：CN115563037A
公开(公告)日：2023-01-03
申请号：CN202211134949.1
申请日：2022-09-19
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F13/28
Abstract: 本发明公开了一种数据传输方法及装置，首先利用魂芯处理器中的DSP片内数据区从非易失性存储器中获取待传输数据长度，再从非易失性存储器中提取待传输数据长度的待传输数据，最后将传输数据发送至易失性存储器或DSP处理器中的DSP片内代码存储区。该方法由于引入了魂芯处理器的DSP片内数据区，不仅将待传输数据导入DSP片内代码存储区来解决现有的魂芯处理器由于代码存储区不能直接传输数据导致不能自启动的问题，还能够将传输数据导入易失性存储器中加快待传输数据的处理，二者共同实现魂芯处理器的全区域空间的数据互传功能。
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公开(公告)号：CN115480932A
公开(公告)日：2022-12-16
申请号：CN202211012214.1
申请日：2022-08-23
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F9/54
Abstract: 本发明公开了一种SRIO中间件和裸驱动数据收发共存方法、设备及介质，属于SRIO网络领域，包括步骤：S1，为SRIO中间件规化内存映射地址与收数空间大小；S2，为裸驱动规化内存映射地址与收数空间大小；S3，门铃驱动统一接收门铃信息，并对门铃信息进行分类；S4，SRIO中间件使用分配可使用的门铃信息；S5，为SRIO裸驱动分配可使用的门铃信息。本发明解决了实现SRIO中间件和裸驱动数据收发共存时存在的内存映射地址冲突、门铃信息冲突的问题，可以高速、高效的完成RapidIO数据的收发。
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公开(公告)号：CN112711925A
公开(公告)日：2021-04-27
申请号：CN202110183659.5
申请日：2021-02-10
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F30/34 , G06F115/10
Abstract: 本发明公开的一种虚拟化EMIF总线DSP软件设计方法，旨在提供一种接口移植简单，系统集成效率高，高数据传输速率的虚拟化EMIF总线的软件设计方法。发明通过下述技术方案予以实现：PS单元作为主设备对PL单元中的寄存器进行读写访问；PL单元作为从设备被动接收PS单元写入数据；PS单元通过虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，发送至FPGA软件，通过对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，以软件虚拟化的方式，对FPGA软件中的任意寄存器、任意长度字段的RAM进行读写访问。
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公开(公告)号：CN112199121A
公开(公告)日：2021-01-08
申请号：CN202011044864.5
申请日：2020-09-28
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F9/4401 , G06F8/41 , G06F8/61
Abstract: 本发明公开的一种DSP按需扩容加载程序方法，旨在提供一种运行速度快，加载时间少，扩容可靠的程序扩容方法。本发明通过下述技术方案予以实现：在DSP开发环境中，将DSP需要的各个函数编译出来，将不同的处理函数使用频率写入DSP的同步动态存储器中，并形成DSP函数部署蓝图；函数被调用时，DSP引导程序根据预先安排的DSP函数部署蓝图进行输函数代码搬移，从SDRAM中拷贝到DSP的内部运行RAM上的运行位置1、运行位置2的指定存储空间中的扩容引导程序；然后在内部RAM高速运行，将程序代码写入DSP不同的处理函数代码运行在DSP的高速数据缓冲区，按需加载DSP扩容程序；加载完毕自动跳转到零地址运行。
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公开(公告)号：CN103295632A
公开(公告)日：2013-09-11
申请号：CN201310204640.X
申请日：2013-05-28
Applicant: 中国电子科技集团公司第十研究所
Abstract: 本发明公开了一种防止意外掉电引起线性累计数据突变的方法，旨在提供一种能够在不增加硬件成本和电路复杂度的情况下，防止线性累计数据突变的方法。本发明通过下述技术方案予以实现：在非易失性存储器中，根据待存储的线性累计数据特性划分三级存储区；数据读取时，当三个存储区上的数据都相同时，数据读取判决模块将相同的数据判定为最终结果数据；当只有两个存储区上的数据相同时，数据读取判决模块将相同的数据判定为最终结果数据，三级存储区同步模块将最终结果数据写入到与最终结果数据不相同的另一个的存储区上；当三个存储区上的数据都不相同时，数据读取判决模块将主存储区的数据判定为最终结果数据，三级存储区同步模块将最终结果数据写入到第一备存储区和第二备存储区上。
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