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公开(公告)号：CN119675826A
公开(公告)日：2025-03-21
申请号：CN202411707792.6
申请日：2024-11-27
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L1/00 , H04L49/111
Abstract: 本申请公开了一种基于RapidIO的速率自适应方法、装置、设备及存储介质，首先主控节点扫描RapidIO网络，根据速率配置表中的速率信息更新各个交换芯片端口的速率，在RapidIO网络中的RapidIO节点的通信速率需要改变的情况下，接收RapidIO节点上报的速率变更请求，之后根据速率变更请求所体现的所需速率，查找RapidIO节点对应的交换芯片ID号和端口号，修改交换芯片端口的速率寄存器，并将速率寄存器的速率设置为所需速率，之后进行端口复位，检查修改后的所需速率与修改预期是否一致，最后等待RapidIO节点并通过port‑write包上报RapidIO节点的入网状态。通过动态调整RapidIO节点的通信速率，满足了系统在不同功能下对RapidIO节点速率的要求。
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公开(公告)号：CN114564420B
公开(公告)日：2023-08-18
申请号：CN202210062512.5
申请日：2022-01-19
Applicant: 中国电子科技集团公司第十研究所
Abstract: 本发明公开的一种多核处理器共享并行总线的方法，能保证多核处理器每个核上的功能应用都能及时获得总线访问权。本发明通过下述技术方案下述：多核处理器每个核对应一个总线操作缓冲队列；每个核发起的总线操作打包成总线操作描述符，然后再放入该核对应的总线操作缓冲队列；来自多核处理器n核的总线操作缓冲队列通过顺次串联的总线操作调度器和总线操作执行器，基于总线操作描述符、总线操作缓冲队列，实现并行总线的虚拟，为每个核虚拟一个并行总线；总线操作调度器采用公平队列算法，解析总线操作描述符后交给总线操作执行器，等待总线操作执行器执行完成后，再从下一个总线操作缓冲队列中取总线操作描述符，并将返回值置为同步操作完成标识。
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Patent Agency Ranking
公开(公告)号：CN112711925B
公开(公告)日：2022-10-28
申请号：CN202110183659.5
申请日：2021-02-10
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F30/34 , G06F115/10
Abstract: 本发明公开的一种虚拟化EMIF总线DSP软件设计方法，旨在提供一种接口移植简单，系统集成效率高，高数据传输速率的虚拟化EMIF总线的软件设计方法。发明通过下述技术方案予以实现：PS单元作为主设备对PL单元中的寄存器进行读写访问；PL单元作为从设备被动接收PS单元写入数据；PS单元通过虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，发送至FPGA软件，通过对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，以软件虚拟化的方式，对FPGA软件中的任意寄存器、任意长度字段的RAM进行读写访问。
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公开(公告)号：CN114564420A
公开(公告)日：2022-05-31
申请号：CN202210062512.5
申请日：2022-01-19
Applicant: 中国电子科技集团公司第十研究所
Abstract: 本发明公开的一种多核处理器共享并行总线的方法，能保证多核处理器每个核上的功能应用都能及时获得总线访问权。本发明通过下述技术方案下述：多核处理器每个核对应一个总线操作缓冲队列；每个核发起的总线操作打包成总线操作描述符，然后再放入该核对应的总线操作缓冲队列；来自多核处理器n核的总线操作缓冲队列通过顺次串联的总线操作调度器和总线操作执行器，基于总线操作描述符、总线操作缓冲队列，实现并行总线的虚拟，为每个核虚拟一个并行总线；总线操作调度器采用公平队列算法，解析总线操作描述符后交给总线操作执行器，等待总线操作执行器执行完成后，再从下一个总线操作缓冲队列中取总线操作描述符，并将返回值置为同步操作完成标识。
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公开(公告)号：CN119299391A
公开(公告)日：2025-01-10
申请号：CN202411340726.X
申请日：2024-09-25
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L47/263 , H04L47/267 , H04L47/32 , H04L12/40
Abstract: 本发明公开了一种RapidIO消息接收流控方法、装置、介质及系统，属于航空综合化通信领域，方法包括步骤：发送节点通过RapidIO总线与RapidIO交换芯片互连；ZYNQ接收节点通过RapidIO总线与RapidIO交换芯片互连；ZYNQ芯片PL单元与PS单元采用AXI总线连接；PL单元通过RapidIO总线接收来自RapidIO交换芯片的数据包，通过包级FIFO对数据及包长度进行存储，将数据FIFO半满状态以消息响应包的方式反馈至发送节点，实现发送速率动态调整。本发明提供了一种软件实现简单，能够提高消息收发两端流量不对称时的容错性的解决方案。
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公开(公告)号：CN112711925A
公开(公告)日：2021-04-27
申请号：CN202110183659.5
申请日：2021-02-10
Applicant: 西南电子技术研究所(中国电子科技集团公司第十研究所)
IPC: G06F30/34 , G06F115/10
Abstract: 本发明公开的一种虚拟化EMIF总线DSP软件设计方法，旨在提供一种接口移植简单，系统集成效率高，高数据传输速率的虚拟化EMIF总线的软件设计方法。发明通过下述技术方案予以实现：PS单元作为主设备对PL单元中的寄存器进行读写访问；PL单元作为从设备被动接收PS单元写入数据；PS单元通过虚拟化EMIF写操作FPGA软件，写入的数据经PL单元数据FIFO缓存处理后，发送至FPGA软件，通过对Aurora总线的数据线进行编码方式实现PS单元访问地址、数据、单个寄存器读写标识、任意长度RAM或FIFO读写字段的合并，以软件虚拟化的方式，对FPGA软件中的任意寄存器、任意长度字段的RAM进行读写访问。
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公开(公告)号：CN119294327A
公开(公告)日：2025-01-10
申请号：CN202411340434.6
申请日：2024-09-25
Applicant: 中国电子科技集团公司第十研究所
Abstract: 本发明公开了一种低延时虚拟EMIF软件设计方法、装置、介质及系统，属于航天测控领域，方法包括步骤：ZYNQ芯片PS单元与PL单元之间采用AXI总线进行连接，PL单元与FPGA芯片之间采用离散线互连；PL单元中的虚拟EMIF读写控制模块用于实现AXI总线时序转换为虚拟EMIF总线时序，输出的虚拟EMIF总线相关信号以离散线的方式通过PL单元与FPGA芯片之间的片间连线进行连接。本发明提供了一种简单可靠，可以降低数据收发传输延时，提高系统数据传输实时性的解决方案。
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