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公开(公告)号：CN100536166C
公开(公告)日：2009-09-02
申请号：CN200610004201.4
申请日：2006-01-28
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7802 , H01L29/0878 , H01L29/42372 , H01L29/42376 , H01L29/4238 , H01L29/66712 , H01L29/7395
Abstract: 本发明提供半导体装置及其制造方法，为降低导通状态的电流经路的电阻，而提高栅极电极下方的π部的杂质浓度。但是，用于沟道区域具有从底面到侧面变大的曲率，故杂质浓度过高，则在π部深的位置，耗尽层未充分接触，存在耐压劣化的问题。在栅极电极下方设置n型杂质区域。通过将栅极长度设为沟道区域的深度以下，形成n型杂质区域的侧面与相邻的沟道区域的侧面大致垂直的接合面。由此，耗尽层向衬底深度方向均匀地扩展，故可确保规定的耐压。另外，由于夹着栅极电极的沟道区域的间隔在表面及底面均匀，故可提高n型杂质区域的杂质浓度，谋求低导通电阻化。
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公开(公告)号：CN1835249A
公开(公告)日：2006-09-20
申请号：CN200610004201.4
申请日：2006-01-28
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7802 , H01L29/0878 , H01L29/42372 , H01L29/42376 , H01L29/4238 , H01L29/66712 , H01L29/7395
Abstract: 本发明提供半导体装置及其制造方法，为降低导通状态的电流经路的电阻，而提高栅极电极下方的π部的杂质浓度。但是，用于沟道区域具有从底面到侧面变大的曲率，故杂质浓度过高，则在π部深的位置，耗尽层未充分接触，存在耐压劣化的问题。在栅极电极下方设置n型杂质区域。通过将栅极长度设为沟道区域的深度以下，形成n型杂质区域的侧面与相邻的沟道区域的侧面大致垂直的接合面。由此，耗尽层向衬底深度方向均匀地扩展，故可确保规定的耐压。另外，由于夹着栅极电极的沟道区域的间隔在表面及底面均匀，故可提高n型杂质区域的杂质浓度，谋求低导通电阻化。
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公开(公告)号：CN101399286A
公开(公告)日：2009-04-01
申请号：CN200810161790.6
申请日：2008-09-26
CPC classification number: H01L29/7811 , H01L29/0634 , H01L29/0653 , H01L29/0661 , H01L29/66734 , H01L29/7813 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的目的在于提供一种半导体装置。以往，在超结结构的半导体装置中，元件区域端部的耗尽层的曲率较大，所以确保较宽的终端区域，并通过在终端区域反复设置p型半导体层和n型半导体层等，使耗尽层向衬底水平方向扩展，从而防止耗尽层端部的内部电场集中。但存在终端区域的宽度大、芯片尺寸增大的问题。本发明在具有超结结构的半导体区域的端部设置包围元件区域的绝缘区域。由于元件区域的耗尽层在绝缘区域终止，所以元件区域的端部不是曲面形状。即，在耗尽层中不存在内部电场集中的曲面，所以不需要设置终端区域来促进耗尽层向水平方向扩展的措施。由于不需要终端区域，所以可实现芯片尺寸的小型化。或者，能够扩大元件区域的面积。
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公开(公告)号：CN102110602A
公开(公告)日：2011-06-29
申请号：CN201010593405.2
申请日：2010-12-17
IPC: H01L21/316 , H01L21/02 , H01L21/336 , H01L21/331
CPC classification number: H01L29/66734 , H01L21/26586 , H01L29/42376 , H01L29/7397
Abstract: 本发明涉及一种半导体装置的制造方法。根据该方法，槽结构的栅极绝缘膜不会受到形成发射极层等时的砷离子的损伤，并且能够低成本地制造提高了栅极绝缘膜的绝缘耐压的半导体装置。在高温炉等中使埋入槽(3)内而形成的由多晶硅构成的栅极电极(5)热氧化，以在栅极电极(5)上形成厚的多晶硅热氧化膜(6)。此后，离子注入杂质离子以形成成为发射极层等的N型半导体层(8)。在该情况下，将多晶硅热氧化膜(6)形成为膜厚度大于为了通过离子注入形成成为发射极层等的N型半导体层(8)而杂质离子在硅氧化膜中的平均射程。由此，防止杂质离子损伤夹在栅极电极(5)和N型半导体层(8)之间的栅极绝缘膜(4)。
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公开(公告)号：CN101414553A
公开(公告)日：2009-04-22
申请号：CN200810165776.3
申请日：2008-09-23
IPC: H01L21/02 , H01L21/20 , H01L21/336 , H01L29/06 , H01L29/78
CPC classification number: H01L21/76224 , H01L21/02381 , H01L21/0243 , H01L21/02439 , H01L21/02494 , H01L21/02521 , H01L21/02573 , H01L21/02587 , H01L21/02656 , H01L21/761 , H01L21/764 , H01L21/82 , H01L21/8222
Abstract: 本发明提供一种半导体晶片及其制造方法。以往超结结构晶片的制造方法需要沿半导体晶片的厚度方向多阶段地形成外延层的工序和离子注入工序，工序数量多。pn接合面呈波形，耗尽层难以均匀扩展。在利用倾斜离子注入形成一部分柱状半导体层的方法中，为了使杂质分布在晶片垂直方向上均匀，需要向沟槽下方也注入，存在无效区域增多的问题。本发明在半导体衬底上至少交替进行三次以上n型外延层的形成和蚀刻以及p型外延层的形成和蚀刻，从而用外延层形成所有半导体层。能将各半导体层的宽度形成得较窄，故在要求的耐压相同时，可提高各半导体层的杂质浓度，降低晶片的电阻值。通过最后在残留的空间部中埋入绝缘层，能避免在外延层的接合面产生不良。
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Patent Agency Ranking
公开(公告)号：CN102110602B
公开(公告)日：2013-09-04
申请号：CN201010593405.2
申请日：2010-12-17
IPC: H01L21/316 , H01L21/02 , H01L21/336 , H01L21/331
CPC classification number: H01L29/66734 , H01L21/26586 , H01L29/42376 , H01L29/7397
Abstract: 本发明涉及一种半导体装置的制造方法。根据该方法，槽结构的栅极绝缘膜不会受到形成发射极层等时的砷离子的损伤，并且能够低成本地制造提高了栅极绝缘膜的绝缘耐压的半导体装置。在高温炉等中使埋入槽(3)内而形成的由多晶硅构成的栅极电极(5)热氧化，以在栅极电极(5)上形成厚的多晶硅热氧化膜(6)。此后，离子注入杂质离子以形成成为发射极层等的N型半导体层(8)。在该情况下，将多晶硅热氧化膜(6)形成为膜厚度大于为了通过离子注入形成成为发射极层等的N型半导体层(8)而杂质离子在硅氧化膜中的平均射程。由此，防止杂质离子损伤夹在栅极电极(5)和N型半导体层(8)之间的栅极绝缘膜(4)。
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公开(公告)号：CN101388336B
公开(公告)日：2010-06-16
申请号：CN200810215390.9
申请日：2008-09-11
IPC: H01L21/02 , H01L21/20 , H01L21/336
CPC classification number: H01L29/0634 , H01L21/26586
Abstract: 本发明提供一种半导体晶片的制造方法。现有的超结结构晶片的制造方法中，需要在半导体晶片的厚度方向上多阶段形成外延层的工序和离子注入工序，工序数量多。而且，pn接合面呈波形，存在耗尽层难以均匀扩展的问题。另一方面，如果采用通过倾斜离子注入而形成一部分柱状半导体层的方法，则难以配置大量的超结结构。根据本发明的制造方法，在半导体衬底上，至少交替进行三次以上n型外延层的形成和蚀刻以及p型外延层的形成和蚀刻，从而利用外延层形成所有半导体层。由此，能够使得各半导体层的杂质浓度曲线均匀，能垂直于晶片表面形成pn接合面。并且，由于能够将各半导体层的宽度形成得较窄，故因杂质浓度提高，从而能够实现高耐压和低电阻。
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公开(公告)号：CN100502044C
公开(公告)日：2009-06-17
申请号：CN200610121206.5
申请日：2006-08-17
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/10 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7802 , H01L29/0878 , H01L29/41766 , H01L29/42372 , H01L29/4238 , H01L29/66712 , H01L29/66727
Abstract: 本发明涉及一种绝缘栅型场效应晶体管，在平面结构的MOSFET中，当降低漏极-源极间电压VDS时，耗尽层宽度变窄，在栅极电极的中央下方的栅极-漏极间电容Cgd(回授电容Crss)迅速增大。由于回授电容Crss影响开关特性，故存在高频开关特性不能提高的问题。在栅极电极的中央设置分离孔。可抑制在降低漏极-源极间电压VDS，且耗尽层宽度变窄的情况下的回授电容Crss的迅速增大。由此，高频开关特性提高。另外，从分离孔注入n型杂质，在沟道区域间形成n型杂质区域。由于可使栅极电极下方为低电阻，故可降低导通电阻。n型杂质区域可自对准形成。
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公开(公告)号：CN101399268A
公开(公告)日：2009-04-01
申请号：CN200810161791.0
申请日：2008-09-26
Inventor： 佐山康之
IPC: H01L27/088 , H01L29/78 , H01L29/06 , H01L29/423 , H01L21/8234 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7802 , H01L29/0634 , H01L29/0878 , H01L29/1095 , H01L29/42372 , H01L29/4238 , H01L29/66712
Abstract: 本发明涉及一种半导体装置及其制造方法。在具有超结结构的衬底形成MOSFET时，例如若是n沟道型MOSFET，则在柱状p－型半导体区域形成沟道区域。超结结构通过将柱状半导体区域微细化而具有可降低电流路径的电阻值的优点，但因微细化而导致在扩散区域形成的沟道区域彼此的间隔距离也变窄，存在栅电极下方的电流路径变窄、电阻值增加的问题。在栅电极的下方设置高浓度的n型杂质区域。通过将栅极长度设定在沟道区域的深度以下，可使由n型杂质区域的侧面与相邻沟道区域的侧面形成的pn接合面大致垂直于衬底表面。由此，即使进行超结结构的微细化，也不会超过必要程度地缩窄沟道区域间的间隔距离(栅电极下方的电流路径)，故能避免电阻增加。而且，由于在n型半导体区域内，耗尽层均匀扩展，可提高该区域的杂质浓度，故有助于降低电阻。
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公开(公告)号：CN101399286B
公开(公告)日：2011-06-22
申请号：CN200810161790.6
申请日：2008-09-26
CPC classification number: H01L29/7811 , H01L29/0634 , H01L29/0653 , H01L29/0661 , H01L29/66734 , H01L29/7813 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的目的在于提供一种半导体装置。以往，在超结结构的半导体装置中，元件区域端部的耗尽层的曲率较大，所以确保较宽的终端区域，并通过在终端区域反复设置p型半导体层和n型半导体层等，使耗尽层向衬底水平方向扩展，从而防止耗尽层端部的内部电场集中。但存在终端区域的宽度大、芯片尺寸增大的问题。本发明在具有超结结构的半导体区域的端部设置包围元件区域的绝缘区域。由于元件区域的耗尽层在绝缘区域终止，所以元件区域的端部不是曲面形状。即，在耗尽层中不存在内部电场集中的曲面，所以不需要设置终端区域来促进耗尽层向水平方向扩展的措施。由于不需要终端区域，所以可实现芯片尺寸的小型化。或者，能够扩大元件区域的面积。
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