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公开(公告)号：CN113972211A
公开(公告)日：2022-01-25
申请号：CN202110836595.4
申请日：2021-07-23
Applicant: 三星电子株式会社
IPC: H01L27/108 , G11C5/02
Abstract: 公开了一种半导体存储器装置及其制造方法。该装置包括：衬底，其包括具有掺杂区的有源图案；栅电极，其与掺杂区之间的有源图案交叉；位线，其与有源图案交叉并且电连接到掺杂区中的一个；间隔件，其在位线的侧表面上；第一接触件，其耦接到掺杂区中的另一个并且与位线间隔开，间隔件插入在第一接触件和位线之间；着陆焊盘，其在第一接触件上；以及数据存储元件，其在着陆焊盘上。掺杂区中的所述另一个具有顶表面、上侧表面、以及从顶表面延伸至上侧表面的弯曲的顶表面。第一接触件与弯曲的顶表面和上侧表面接触。
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公开(公告)号：CN118173542A
公开(公告)日：2024-06-11
申请号：CN202311599150.4
申请日：2023-11-28
Applicant: 三星电子株式会社
IPC: H01L23/552 , H10B12/00 , H10N97/00
Abstract: 半导体装置包括开关元件和电连接到开关元件的数据存储结构。数据存储结构包括第一电极、第二电极、以及位于第一电极与第二电极之间的电介质层。第二电极包括掺杂有杂质元素的化合物半导体层，化合物半导体层包括两种或更多种元素，并且包括掺杂有杂质元素的半导体材料，两种或更多种元素包括第一元素和第二元素，第一元素是硅(Si)，并且化合物半导体层中的杂质元素的浓度在大约0.1at％至大约5at％的范围内，并且化合物半导体层中的第一元素的浓度在大约10at％至大约15at％的范围内。
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公开(公告)号：CN107887364B
公开(公告)日：2021-11-23
申请号：CN201710858966.2
申请日：2017-09-21
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/768
Abstract: 提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。
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公开(公告)号：CN119031702A
公开(公告)日：2024-11-26
申请号：CN202311741033.7
申请日：2023-12-18
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 可以提供一种半导体装置，其包括：字线，其与有源区交叉并重叠并且在第一方向上延伸；字线封盖层，其在字线上；位线，其与有源区交叉并重叠，并且在第二方向上延伸；掩埋接触件，每个掩埋接触件连接到有源区；直接接触件，每个直接接触件将有源区连接到位线中的对应一条；栅栏图案，其在字线封盖层的顶部上；以及着陆焊盘，其连接到掩埋接触件中的对应一个，其中，栅栏图案在栅栏图案沟槽内，栅栏图案沟槽在对应一对位线之间和对应一对掩埋接触件之间的对应空间处，栅栏图案包括第一栅栏图案和在第一栅栏图案上的第二栅栏图案，第一栅栏图案和第二栅栏图案彼此包括不同材料。
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公开(公告)号：CN1897255A
公开(公告)日：2007-01-17
申请号：CN200610105585.9
申请日：2006-07-17
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/088
CPC classification number: H01L21/28123 , H01L21/76224 , H01L27/088 , H01L27/0886 , H01L27/10826 , H01L27/10879 , H01L29/0649 , H01L29/0653 , H01L29/4238 , H01L29/66795 , H01L29/7802 , H01L29/7827 , H01L29/785 , H01L29/7851 , H01L29/7853
Abstract: 一种半导体器件的制造方法，可以防止由交叉有源区的主轴中的元件隔离层的栅电极引起的漏电流，还具有垂直沟道，以提供足够的重叠余量，以及使用上述方法制造的半导体器件。该器件包括在元件隔离层上形成的栅电极，元件隔离层布置在有源区之间，以及具有高于有源区顶表面的顶表面。由于栅电极形成在元件隔离层上，半导体衬底中的漏电流被防止。此外，使用条纹形状的掩模图形形成栅电极，由此与接触形状或条形图形相比获得足够的重叠余量。
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Patent Agency Ranking
公开(公告)号：CN119031703A
公开(公告)日：2024-11-26
申请号：CN202410071982.7
申请日：2024-01-18
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件包括：器件隔离图案，所述器件隔离图案限定在第一方向上延伸的有源部分；第一位线，所述第一位线在第二方向上与所述有源部分交叉；第二位线，所述第二位线在第三方向上与所述第一位线间隔开；位线盖图案，所述位线盖图案位于所述位线上；存储节点接触，所述存储节点接触位于所述位线之间；扩散阻挡层，所述扩散阻挡层位于所述位线的侧壁和所述存储节点接触的顶部上；以及着陆焊盘，所述着陆焊盘位于所述扩散阻挡层上。位于所述第一位线的所述侧壁上的所述扩散阻挡层的第一上端低于所述位线盖图案，并且位于所述第二位线的所述侧壁上的所述扩散阻挡层的第二上端低于所述第一上端。
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公开(公告)号：CN116895657A
公开(公告)日：2023-10-17
申请号：CN202310219838.9
申请日：2023-03-08
Applicant: 三星电子株式会社
IPC: H01L27/105
Abstract: 公开了半导体器件。所述半导体器件可包括：基底，包括单元阵列区域；数据存储结构，设置在基底的单元阵列区域上，数据存储结构包括底部电极、在底部电极上的顶部电极、以及在底部电极与顶部电极之间的介电层；阻挡层，设置在顶部电极的顶表面上；下部层间绝缘层，设置在阻挡层上；以及下部接触件，穿透下部层间绝缘层并电连接到顶部电极。下部接触件的侧表面的至少一部分接触阻挡层。
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公开(公告)号：CN114944378A
公开(公告)日：2022-08-26
申请号：CN202111641856.3
申请日：2021-12-29
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L27/108
Abstract: 本公开提供了具有改善的元件性能和可靠性的半导体存储器件。所述半导体存储器件包括：衬底；栅电极，所述栅电极在所述衬底中沿第一方向延伸；多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及围栏，所述围栏位于相邻的掩埋接触之间的沟槽中。所述围栏位于所述栅电极上。所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上。相对于所述衬底，所述间隔物膜的上表面低于所述填充膜的上表面。
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公开(公告)号：CN1649111A
公开(公告)日：2005-08-03
申请号：CN200410010450.5
申请日：2004-07-22
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/28114 , H01L29/42376 , H01L29/66553 , H01L29/66621 , H01L29/7834
Abstract: 本发明公开了一种半导体衬底中的自对准内栅凹陷沟道，包括：形成在衬底有源区中的凹槽；形成在凹槽底部上的栅极电介质层；形成在凹槽侧壁上的凹槽内侧壁隔离壁；形成在凹槽内的栅极使得栅极的上部伸出衬底的上表面之上，其中凹槽内侧壁隔离壁的厚度使栅极的中间部分的宽度小于栅极突出的上部和下部；形成在栅极层上的栅极掩模；形成在栅极的突出的上部和栅极掩模上的栅极侧壁隔离壁；以及在与栅极侧壁隔离壁相邻的衬底有源区中形成的源极/漏极区。
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公开(公告)号：CN119907234A
公开(公告)日：2025-04-29
申请号：CN202410799935.4
申请日：2024-06-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件包括：衬底，其包括单元区域和围绕所述单元区域限定的外围区域；外围栅极，其位于所述外围区域上并且包括外围栅极导电膜；外围布线线路，其位于所述外围栅极上；外围布线覆盖膜，其分别与所述外围布线线路接触，其中，每个外围布线覆盖膜包括上表面和下表面；以及外围布线隔离图案，其使相邻的外围布线线路隔离，并且该外围布线隔离图案接触所述外围布线线路的侧壁，其中，每个所述外围布线覆盖膜的所述下表面面向所述衬底并且接触外围布线延伸线路的上表面，其中，从所述衬底的上表面到每条所述外围布线延伸线路的所述上表面的高度小于从所述衬底的所述上表面到所述外围布线隔离图案的上表面的高度。
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