公开(公告)号：CN108010882B

公开(公告)日：2021-09-21

申请号：CN201711021196.2

申请日：2017-10-27

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金大益 ,  金根楠 ,  金奉秀 ,  朴济民 ,  尹灿植 ,  黄有商

IPC: H01L21/8238 ,  H01L27/092

Abstract: 提供了制造存储器件的方法。该方法可以包括形成掩模图案，该掩模图案包括彼此平行并在基板的第一区域上延伸的多个线形部分。掩模图案可以在基板的第二区域上延伸。该方法还可以包括利用掩模图案作为掩模在第一区域中形成多个字线区域、分别在该多个字线区域中形成多条字线、以及从第二区域去除掩模图案以暴露第二区域。在从第二区域去除掩模图案之后掩模图案可以保留在第一区域上。该方法还可以包括在第二区域上形成沟道外延层，同时利用掩模图案作为沟道外延层在第一区域上生长的阻挡物。

公开(公告)号：CN110783181A

公开(公告)日：2020-02-11

申请号：CN201910210667.7

申请日：2019-03-19

Applicant: 三星电子株式会社

Inventor： 朴成珉 ,  张世明 ,  金奉秀 ,  朴济民

IPC: H01L21/033 ,  H01L21/308

Abstract: 本发明涉及制造半导体器件的方法。一种方法包括：通过在衬底上沉积支撑掩模层、多晶硅层和硬掩模层并蚀刻硬掩模层，来形成硬掩模图案；通过使用硬掩模作为蚀刻掩模蚀刻多晶硅层来形成预多晶硅图案；氧化预多晶硅图案的侧表面，以形成多晶硅图案和氧化硅层；形成覆盖氧化硅层的侧面的隔墙图案；在支撑掩模层的顶表面上形成牺牲层，以覆盖氧化硅层和隔墙图案；蚀刻牺牲层和氧化硅层；通过使用多晶硅图案和隔墙图案作为蚀刻掩模蚀刻支撑掩模层来形成支撑掩模图案；以及通过使用支撑掩模图案作为蚀刻掩模蚀刻衬底来形成触发引脚。

公开(公告)号：CN108987406A

公开(公告)日：2018-12-11

申请号：CN201810494130.3

申请日：2018-05-22

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  李昊仁 ,  李基硕 ,  朴济民

IPC: H01L27/11568

CPC classification number: H01L29/0649 ,  G11C11/4085 ,  H01L21/76232 ,  H01L27/10814 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11568

Abstract: 本发明提供一种集成电路器件和制造该集成电路器件的方法，其中该集成电路器件包括具有沿平行于衬底的上表面的方向彼此分开的第一区域和第二区域的衬底。界面器件隔离层填充在第一区域与第二区域之间的界面区域中的界面沟槽，并且限定位于第一区域中的第一有源区的一部分和位于第二区域中的第二有源区的一部分。绝缘图案从第一区域延伸到界面器件隔离层的上部分。绝缘图案覆盖界面器件隔离层的至少一部分和第一有源区。绝缘图案在界面器件隔离层的上表面上限定底切区域。掩埋图案实质上填充底切区域。

公开(公告)号：CN108206181A

公开(公告)日：2018-06-26

申请号：CN201711383470.0

申请日：2017-12-20

Applicant: 三星电子株式会社

Inventor： 李基硕 ,  金大益 ,  黄有商 ,  金奉秀 ,  朴济民

IPC: H01L27/02 ,  H01L27/108

CPC classification number: H01L27/10897 ,  G11C11/4085 ,  G11C11/4091 ,  H01L23/528 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10894 ,  H01L29/167 ,  H01L29/36 ,  H01L29/42376 ,  H01L27/0207 ,  H01L27/10805 ,  H01L27/10885

Abstract: 本发明提供了一种半导体装置。所述半导体装置包括：衬底，其包括单元有源区和外围有源区；直接接触件，其排列在形成在所述衬底上的单元绝缘图案上，并且连接至所述单元有源区；位线结构，其包括与所述直接接触件的侧表面接触的薄导电图案；以及外围栅极结构，其位于所述外围有源区。所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构，所述薄导电图案包括第一材料，并且所述外围栅极导电图案包括所述第一材料，并且所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低。

公开(公告)号：CN103972066B

公开(公告)日：2018-03-27

申请号：CN201410032103.6

申请日：2014-01-23

Applicant: 三星电子株式会社

Inventor： 金大益 ,  金志永 ,  朴济民 ,  孙洛辰 ,  黄有商

IPC: H01L21/28 ,  H01L21/82 ,  H01L27/02 ,  H01L29/423

CPC classification number: H01L29/4236 ,  H01L21/26586 ,  H01L21/823437 ,  H01L29/7827 ,  H01L29/7831

Abstract: 本发明提供了半导体器件及其制造方法。根据制造半导体器件的方法，硬掩模线平行地形成在基板中，并且硬掩模线之间的基板被蚀刻以形成凹槽。硬掩模线在凹槽之间的部分以及基板在凹槽之间的部分被蚀刻。基板在凹槽之间的被蚀刻部分的上表面比凹槽的底表面高。导电层形成为填充凹槽。导电层被蚀刻以分别在凹槽中形成导电图案。

公开(公告)号：CN1612348B

公开(公告)日：2010-06-02

申请号：CN200410056780.8

申请日：2004-08-18

Applicant: 三星电子株式会社

Inventor： 朴济民

IPC: H01L27/10 ,  H01L21/8239 ,  H01L21/822 ,  H01L21/02

CPC classification number: H01L28/91 ,  H01L21/02063 ,  H01L21/31116 ,  H01L21/76802 ,  H01L27/0207 ,  H01L27/10814 ,  H01L27/10852

Abstract: 在制造包括具有改进结构稳定性和增加电容量的电容器的半导体器件的方法中，在半导体衬底的表面部分上形成接触区。在衬底上形成铸模层之后，形成围绕存储电极的稳定部件。穿过铸模层形成接触孔，以露出稳定部件的侧壁和接触区。在稳定部件的露出接触区和露出侧壁上形成存储电极。在存储电极上连续地形成介质层和板电极。即使当电容器具有非常高的高宽比，包括存储电极和稳定部件的电容器也将具有改进的结构稳定性，该结构防止机械倒塌。

公开(公告)号：CN1612348A

公开(公告)日：2005-05-04

申请号：CN200410056780.8

申请日：2004-08-18

Applicant: 三星电子株式会社

Inventor： 朴济民

IPC: H01L27/10 ,  H01L21/8239 ,  H01L21/822 ,  H01L21/02

CPC classification number: H01L28/91 ,  H01L21/02063 ,  H01L21/31116 ,  H01L21/76802 ,  H01L27/0207 ,  H01L27/10814 ,  H01L27/10852

Abstract: 在制造包括具有改进结构稳定性和增加电容量的电容器的半导体器件的方法中，在半导体衬底的表面部分上形成接触区。在衬底上形成铸模层之后，形成围绕存储电极的稳定部件。穿过铸模层形成接触孔，以露出稳定部件的侧壁和接触区。在稳定部件的露出接触区和露出侧壁上形成存储电极。在存储电极上连续地形成介质层和板电极。即使当电容器具有非常高的高宽比，包括存储电极和稳定部件的电容器也将具有改进的结构稳定性，该结构防止机械倒塌。

公开(公告)号：CN110491855B

公开(公告)日：2024-12-24

申请号：CN201811583019.8

申请日：2018-12-24

Applicant: 三星电子株式会社

Inventor： 金桐䎸 ,  李基硕 ,  尹灿植 ,  朴济民 ,  安佑松

IPC: H01L23/498 ,  H01L29/423 ,  H10B12/00

Abstract: 一种集成电路装置包括：衬底，其具有包括第一有源区的单元阵列区域和包括第二有源区的外围电路区域；直接接触件，其连接至单元阵列区域中的第一有源区；位线结构，其连接至单元阵列区域中的直接接触件；以及外围电路区域中的第二有源区上的外围电路栅极结构，其中，外围电路栅极结构包括各自掺杂有彼此掺杂浓度不同的载流子杂质的两个掺杂的半导体层。

公开(公告)号：CN110047814B

公开(公告)日：2024-11-12

申请号：CN201910037891.0

申请日：2019-01-15

Applicant: 三星电子株式会社

Inventor： 洪智硕 ,  李基硕 ,  朴济民 ,  黄有商

IPC: H01L23/538 ,  H01L21/768

Abstract: 一种半导体器件，包括：半导体衬底上的层间绝缘层、在层间绝缘层中的通路塞和通路塞上的布线线路，其中通路塞和布线线路彼此耦接并形成阶梯结构。半导体器件包括在层间绝缘层和通路塞之间的第一气隙区、以及在层间绝缘层和布线线路之间的第二气隙区。第一气隙区和第二气隙区彼此不竖直重叠。

公开(公告)号：CN110021551B

公开(公告)日：2023-11-28

申请号：CN201910011917.4

申请日：2019-01-07

Applicant: 三星电子株式会社

Inventor： 尹灿植 ,  金桐晤 ,  李基硕 ,  赵诚学 ,  朴济民

IPC: H01L21/762

Abstract: 一种半导体器件包括：衬底，包括单元区域和外围电路区域；单元绝缘图案，设置在衬底的单元区域中，限定单元有源区域；以及外围绝缘图案，设置在衬底的外围电路区域中，限定外围有源区域。外围绝缘图案包括具有第一宽度的第一外围绝缘图案和具有第二宽度的第二外围绝缘图案，第二宽度大于第一宽度。第一外围绝缘图案和第二外围绝缘图案中的至少一个的最上表面比单元绝缘图案的最上表面定位得更高。