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公开(公告)号：CN111863051A
公开(公告)日：2020-10-30
申请号：CN202010733146.2
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，被配置为当灵敏放大器处于放大阶段时，对位线或参考位线传输的电压进行放大；第一开关模块，被配置为当灵敏放大器针对位线进行读操作且灵敏放大器处于放大阶段时，控制放大模块与参考位线断开。本公开可以减小灵敏放大器的功耗。
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公开(公告)号：CN111128271A
公开(公告)日：2020-05-08
申请号：CN201911355521.8
申请日：2019-12-25
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419 , G11C11/418
Abstract: 本发明公开了一种RHPD-12T抗辐照SRAM存储单元电路，包括十个NMOS晶体管和两个PMOS晶体管，内围节点由PMOS晶体管P1和P2交叉耦合，NMOS晶体管N3和N4作为下拉管；外围节点由NMOS晶体管N5和N6交叉耦合，NMOS晶体管N1与N2作为上拉管；外围存储节点S0和S1通过控制NMOS晶体管N3和N4对内围存储节点Q和QB进行加固；内外围的四个存储节点Q、QB、S0、S1通过四个NMOS晶体管N7～N10连接到两条位线BL和BLN，四个NMOS晶体管N7～N10的开启由字线WL控制。该电路能够在牺牲较小单元面积的情况下大幅度提高存储单元的速度，降低存储单元的功耗。
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公开(公告)号：CN110633069A
公开(公告)日：2019-12-31
申请号：CN201910842714.X
申请日：2019-09-06
Applicant: 安徽大学
IPC: G06F7/523 , G11C11/418
Abstract: 本发明公开了一种基于静态随机存储器的乘法电路结构，包括N行N列的静态随机存储器SRAM阵列，SRAM阵列与列译码模块、字线驱动和脉冲调制模块、行译码模块相连，待处理的被乘数数据以二进制形式存入在SRAM阵列的存储单元中；待处理的乘数数据以二进制形式串行输入，和经过字线驱动和脉冲调制模块脉冲宽度调制后的WLP信号进行与运算，根据与运算结果开启字线WL，位线BLB根据开启的字线WL和所述存储单元内的数据进行放电，位线BLB电压的变化量即可表示乘法结果。上述电路结构可以有效提高运算速度，且由于不再需要在运算单元和存储器中交换数据，能够大幅减少在传输过程消耗的能量。
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公开(公告)号：CN110189780A
公开(公告)日：2019-08-30
申请号：CN201910355122.5
申请日：2019-04-29
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种隧穿场效应晶体管静态随机存储器单元的电路结构，包括8个N型隧穿场效应晶体管(NTFET)和4个P型隧穿场效应晶体管(PTFET)，在工作电压下为0.6V时，该结构通过读写分离结构增强了TFET SRAM的读能力，通过采用写辅助管提高写能力并降低了写功耗，又消除了TFET做SRAM传输管时出现的反向偏置电流问题，从而降低电路的静态功耗提高了电路的稳定性。
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Patent Agency Ranking
公开(公告)号：CN104575590B
公开(公告)日：2017-06-09
申请号：CN201510017119.4
申请日：2015-01-13
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种双端流水线型复制位线电路，其具体实现根据流水次数不同有两种实现方式，该电路能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，即提高了SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本发明电路的平均延迟与传统复制位线电路的相等，则有流水次数N＝M*K，且当M＝1时，即复制位线长度与传统相等时，得到SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。
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公开(公告)号：CN104485133A
公开(公告)日：2015-04-01
申请号：CN201410746950.9
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C16/20
Abstract: 本发明公开了一种双列交错复制位线电路，其时钟信号线CK直接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，在时钟信号有效时，与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，第一复制位线RBL通过第一反相器I1连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL继续放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺鲁棒性，并且可以在不改变传统放电单元RC内部结构的情况下进一步降低工艺偏差。
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公开(公告)号：CN103400597A
公开(公告)日：2013-11-20
申请号：CN201310316948.3
申请日：2013-07-25
Applicant: 安徽大学
IPC: G11C15/00
Abstract: 本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。
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公开(公告)号：CN119917061A
公开(公告)日：2025-05-02
申请号：CN202510412737.2
申请日：2025-04-03
Applicant: 安徽大学
IPC: G06F7/544
Abstract: 本申请涉及一种有符号数乘累加运算电路、CIM芯片和电子设备，其中，该有符号数乘累加运算电路包括：权重存储阵列，其包括若干行列分布的存储模块，每个存储模块包括存储单元和NMOS管N5和N6，N5的栅极和漏极分别连接存储单元的存储节点QB和N6的源极，同列N5的源极连接同一位线BL，同行N6的栅极连接同一计算字线IWL，同列N6的漏极连接同一位线SL，位线BL的还连接参考电压，位线SL的还连接地端VSS，对多比特位权重W进行编码形成w=2W+1后按行存储在权重存储阵列中。该电路在更低的时间、面积和功耗开销下实现有符号数据的MAC存内计算，解决了目前有符号数乘累加运算电路的乘累加计算效率较低的问题。
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公开(公告)号：CN119248225B
公开(公告)日：2025-03-28
申请号：CN202411787533.9
申请日：2024-12-06
Applicant: 安徽大学
IPC: G06F7/502 , G06F15/78 , G11C11/412 , G11C11/417
Abstract: 本申请涉及一种五管半加器电路、数字存内计算阵列和静态随机存储器，其中，该五管半加器电路包括：第一NMOS管N1、第二NMOS管N2、第一PMOS管P1和第二PMOS管P2、第三PMOS管P3；第一NMOS管N1的源极与第一PMOS管P1的漏极以及第二PMOS管P2的漏极连接并构成第一节点SUM，第一NMOS管N1的栅极与电压源连接，第一NMOS管N1的漏极接地；第二NMOS管N2的栅极与第三PMOS管P3的栅极连接并构成第二节点D，第一PMOS管P1的源极以及第二PMOS管P2的栅极连接第二节点D；第三PMOS管P3的漏极与第二NMOS管N2的漏极连接并构成第三节点CO，第三PMOS管P3的源极接地；第二NMOS管N2的源极与第一PMOS管P1的栅极以及第二PMOS管P2的源极连接并构成第四节点C。解决了目前的半加器电路结构较为复杂的问题。
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