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公开(公告)号：CN113255286B
公开(公告)日：2022-11-15
申请号：CN202110446999.2
申请日：2021-04-25
Applicant: 无锡江南计算技术研究所
IPC: G06F30/398
Abstract: 本发明提供一种孔线阻抗匹配的高速信号反盘设计方法，涉及集成电路设计技术领域，包括以下步骤：S1：获取高速传输链路阻抗范围以及步进值；S2：初始化目标阻抗值为最大阻抗值；S3：搭建目标阻抗值下的差分过孔和差分传输线模型；S4：计算该目标阻抗值下的最优反盘图形设计和差分传输线的总插入损耗值；S5：判断目标阻抗值是否大于最小阻抗值；若是，则将目标阻抗值减小步进值，并返回S3；反则执行S6；S6：对比所有目标阻抗下的总插入损耗值，选取总插入损耗值最小时的高速过孔结构作为反盘最优结构。本发明合理有效，结合工程设计要求和实际工艺能力，综合考虑多维参数，实现高速信号传输线阻抗与孔阻抗整体优化，确定传输线结构和高速过孔反盘设计图形，降低回波损耗，最终有效提升高速信号链路的传输性能。
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公开(公告)号：CN112631816B
公开(公告)日：2022-11-15
申请号：CN201910904061.3
申请日：2019-09-24
Applicant: 无锡江南计算技术研究所
IPC: G06F11/07
Abstract: 本发明公开了一种基于调试日志的并行程序错误定位方法，基于异构众核处理器，包括以下步骤：S1：将基于调试日志的错误定位装置插装进消息传递的并行运行时库中；S2：当程序挂住时发出通知，执行应用感知；S3：综合调试日志，定位异类进程：A1：分析pi的Nr队列；A2：如果存在一个Nr：pj→pi，则以pj为新的切入点，查找Ns：pj→pi；A3：如果发现匹配的Ns，即判断通信挂起的原因为该消息未成功发送；A4：如果未发现匹配的Ns，则继续检查pi的Nr队列，查找Ur；A5：直到pi的Nr队列全部检查；S4：输出错误定位报告。本发明在实现具有大规模问题的并行程序的错误定位的同时，显著加快了大规模并行程序通信死锁的定位。
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公开(公告)号：CN112579089B
公开(公告)日：2022-11-15
申请号：CN201910927232.4
申请日：2019-09-27
Applicant: 无锡江南计算技术研究所
IPC: G06F8/41
Abstract: 本发明公开了一种异构众核数据重用方法，包括Stencil计算识别模块、块分段任务调度模块和数据重定向模块，所述Stencil计算识别模块完成Stencil计算的识别工作，所述块分段任务调度模块完成当进行stencil优化的维度为循环最外层时，改变任务划分调度的工作，所述数据重定向模块完成数据重用的工作；包括以下步骤：S1、假设同一数组的同一维度为i，由Stencil计算识别模块通过扫描计算中涉及的所有数组下标，识别出同一数组的同一维度是否存在i‑a/i+a这样的下标，且其他本维度下标都在[i‑a，i+a]范围之内，如果是，则认为该维度存在Stencil计算，将该维度作为stencil优化的备选维度，执行下一步。本发明减少主存与高速缓存间的数据传输量，提升程序性能。
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公开(公告)号：CN112445488B
公开(公告)日：2022-11-15
申请号：CN201910831166.0
申请日：2019-09-04
Applicant: 无锡江南计算技术研究所
IPC: G06F8/41
Abstract: 本发明公开一种异构平台下宽度非对称向量兼容性的编译处理方法和装置，包括以下模块：编译器预处理模块，用于对非对称异构向量的统一声明，还用于通过编译选项来控制对应的数据和接口调用的target预处理，转换为对应平台自身适应的接口；编译器前端中端分析模块，用于根据接口的调用方式，进行内部中间表示的转换或者向量降级，生成对应平台的中间表示；编译器后端拆分模块，用于根据中间表示，生成对应的后端指令。本发明实现主从核编译器向量开发的继承性、减少用户程序异构编码限制，无需去关注异构平台对向量支持的差异性。
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公开(公告)号：CN112445485B
公开(公告)日：2022-11-15
申请号：CN201910799256.6
申请日：2019-08-28
Applicant: 无锡江南计算技术研究所
IPC: G06F8/41
Abstract: 本发明公开一种基于编译实现的可扩展向量掩码功能的方法和装置，包括以下步骤：S1、编译器输入用户程序，根据目标平台翻译出正确的掩码向量接口；S2、编译器前端模块对S1中获得的掩码向量接口进行关键字识别，选择对应平台的中端处理入口；S3、编译器中端模块根据目标平台的指令结构对掩码向量接口进行分析，选择合适的处理流程；S4、编译器后端模块将编译器中端模块生成的中间生成代码转换生成最终指令；S5、编译器根据向量宽度的增加，完成对平台向量宽度的识别，选择合适宽度的向量转换和掩码生成。本发明降低了重新开发代码的工作量和复杂度及用户移植的复杂度，更进一步的挖掘了课题的指令级并行性能。
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Patent Agency Ranking
公开(公告)号：CN110750277B
公开(公告)日：2022-11-15
申请号：CN201910848716.X
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F8/65 , G06F16/178 , G06F16/16 , H04L67/06 , H04L67/1001 , H04L67/1095 , H04L67/56
Abstract: 本发明公开了一种分布式维护系统的更新系统及方法。本发明涉及的一种分布式维护系统的更新系统，包括管理结点、一级代理、二级代理，所述管理结点上部署一级代理源库和二级代理源库，所述一级代理上部署二级代理镜像库；所述一级代理源库和二级代理源库均包括第一文件服务器和更新客户端，所述镜像库包括第二文件服务器、第一服务程序、第一更新执行体程序和第一守护程序，所述二级代理上部署第二服务程序、第二更新执行体程序和第二守护程序。本发明缩减大规模分布式维护系统的更新时间，降低更新时的网络负载和节点管理成本，提高更新可靠性。
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公开(公告)号：CN115269458A
公开(公告)日：2022-11-01
申请号：CN202210986887.0
申请日：2022-08-17
Applicant: 无锡江南计算技术研究所
IPC: G06F12/1027 , G06F30/32
Abstract: 本发明涉及计算机数据计算领域，具体涉及处理器对虚拟内存读取过程中的优化方式。本发明是通过以下技术方案得以实现的：一种适用于多核心处理器的TLB配置方式，包含如下步骤：S01、TLB布置步骤；将所述TLB安装在访存通路的公共部分的位置上；S02、TLB数据格式指定步骤；指定所述TLB中的TLB的表格存储格式，TLB表的数据格式包含段号数据和地址差值数据，S03、模式分配步骤；S04、表项填充步骤；S05、数据使用步骤；本发明的目的是提供一种适用于多核心处理器的TLB配置方式，在处理器包含有多个核心的状态下，TLB搭建成本大大降低，且TLB段表信息更新时，更新填充任务数量有效降低，处理器对主存的读取效率提升。
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公开(公告)号：CN115269200A
公开(公告)日：2022-11-01
申请号：CN202210977978.8
申请日：2022-08-16
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机数据计算领域，具体处理器多核处理的加速方法。本发明是通过以下技术方案得以实现的：一种支持cache更新的一致性加速处理方法,包含如下步骤：S01、生产核心数据生产步骤；生产核心生产出批量数据；S02、完成通知即时发送步骤；所述生产核心给一致性串行点发送完成通知；S03、串行点取数据步骤；所述一致性串行点从所述生产核心处获得刚处理完的数据，且将数据转存到主存中，在转存结束之前，该生产核心不生产新的数据；S04、消费核心获得数据步骤。本发明的目的是提供一种支持cache更新的一致性加速处理方法，在保证cache一致性的基础上，解决一致性操作的延迟开销，避免生产核心的多任务竞争，减少数据处理的延迟，提升效率。
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公开(公告)号：CN115169541A
公开(公告)日：2022-10-11
申请号：CN202210986917.8
申请日：2022-08-17
Applicant: 无锡江南计算技术研究所
IPC: G06N3/04 , G06F15/173 , G06F9/50 , G06F9/48
Abstract: 一种张量、向量、标量计算加速和数据调度系统，属于高性能计算技术领域。本发明包括：标量处理单元：用于取指和译码，以及发送指令；向量处理单元：用于接收来自标量处理单元的向量指令，完成向量类型数据的调度和计算；张量处理单元：用于接收来自标量处理单元的张量指令，完成张量类型数据的调度和计算；多端口本地数据存储单元：用于存储不同处理单元处理的数据，并支持不同处理单元对自身处理数据的同时读写；多功能直接内存访问单元：用于实现内存到各个功能单元之间的数据通信；在线远程存储访问单元：用于实现不同处理单元间数据的直接交互。本发明能够有效提升复杂算法中张量计算、向量计算、标量计算的算力和数据调度的灵活性。
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公开(公告)号：CN112631968B
公开(公告)日：2022-10-04
申请号：CN202011524240.3
申请日：2020-12-22
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开一种动态可演化智能处理芯片结构，包括：通用处理器、智能处理单元、内存控制器和内存接口、可编程逻辑区域、可编程逻辑控制器，所述可编程逻辑区域进一步包括：动态系统总线、动态IO控制器和动态智能计算单元；动态系统总线：可以根据需求，对其拓扑结构、接口数量和规格、仲裁机制等进行重构，动态IO控制器：用于根据系统对于IO需求的不同，重构为一个或者多个不同类型的IO控制器，动态智能计算单元：用于根据需要重构为特定的硬件结构，实现对计算、访存、IO的定制加速。本发明可实现对整个系统中计算、访存、IO等方面的性能和效率优化，提高智能应用的计算效率，实现智能应用的全栈定制加速。
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