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公开(公告)号：CN112631968A
公开(公告)日：2021-04-09
申请号：CN202011524240.3
申请日：2020-12-22
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开一种动态可演化智能处理芯片结构，包括：通用处理器、智能处理单元、内存控制器和内存接口、可编程逻辑区域、可编程逻辑控制器，所述可编程逻辑区域进一步包括：动态系统总线、动态IO控制器和动态智能计算单元；动态系统总线：可以根据需求，对其拓扑结构、接口数量和规格、仲裁机制等进行重构，动态IO控制器：用于根据系统对于IO需求的不同，重构为一个或者多个不同类型的IO控制器，动态智能计算单元：用于根据需要重构为特定的硬件结构，实现对计算、访存、IO的定制加速。本发明可实现对整个系统中计算、访存、IO等方面的性能和效率优化，提高智能应用的计算效率，实现智能应用的全栈定制加速。
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公开(公告)号：CN103020008B
公开(公告)日：2015-08-12
申请号：CN201210575648.2
申请日：2012-12-26
Applicant: 无锡江南计算技术研究所
Inventor： 谢向辉 , 吴东 , 原昊 , 钱磊 , 张昆 , 臧春峰 , 郝子宇 , 张鲁飞 , 李玺 , 严忻凯 , 邬贵明 , 方兴 , 叶楠 , 胡苏太 , 韦海亮 , 周浩杰 , 陶志荣
IPC: G06F15/76
Abstract: 本发明提供了一种计算能力增强的可重构微服务器，包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线，从而微处理器通过系统总线与内存和输入输出外设进行数据交换；而且，微处理器直接连接至可重构加速部件；并且，可重构加速部件连接至系统总线，从而通过系统总线与内存和输入输出外设进行数据交换；其中，可重构加速部件包括可重构指令扩展单元、可重构硬件线程单元以及可重构任务加速单元中的至少一个。
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公开(公告)号：CN102902656B
公开(公告)日：2015-05-20
申请号：CN201210370445.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F15/78
Abstract: 本发明提供了一种可重构集群的模块化三维构造方法和可重构集群构造结构。将可重构集群所涉及的通用处理器节点、可重构加速器、集群互连网络三大主要部分进行模块化划分，从而形成通用处理器节点模块、可重构加速器基板和互连网络支撑底板三个相互支撑的功能模块；第二步骤，用于定义所述通用处理器节点模块、所述可重构加速器基板和所述互连网络支撑底板之间的功能接口；第三步骤，用于通过接插件实现所述通用处理器节点模块和所述可重构加速器基板的水平堆叠，形成一个可重构计算节点；第四步骤，用于将所述可重构计算节点以垂直插装的方式插装在具有网络交换能力的所述互连网络支撑底板上，从而形成一个基于三维构造的可重构集群结构。
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公开(公告)号：CN102929329B
公开(公告)日：2015-04-08
申请号：CN201210376655.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
Abstract: 一种片上系统间互连网络的动态重构方法包括：将片上系统的网络接口控制模块连接至网络，网络接口控制模块包括控制寄存器组、状态寄存器组、数据寄存器组、接口控制逻辑、以及一组接口信号管脚；利用控制寄存器组的一个命令寄存器和一个缓存寄存器来分别保存下一次操作的操作命令和相关数据；利用状态寄存器组保存接口控制模块的各种当前状态；利用数据寄存器组的一组寄存器来缓存接口数据，其中寄存器中的每一比特位对应接口信号管脚的当前值；利用接口控制逻辑控制管脚工作模式的配置、数据的发送/接收过程。本发明通过动态重配置网络接口的工作模式，可以动态改变互连网络的拓扑结构、链路连接方式，支持不同的通信模式。
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公开(公告)号：CN103064820B
公开(公告)日：2014-04-16
申请号：CN201210574582.5
申请日：2012-12-26
Applicant: 无锡江南计算技术研究所
Inventor： 谢向辉 , 吴东 , 钱磊 , 原昊 , 张昆 , 臧春峰 , 郝子宇 , 张鲁飞 , 李玺 , 严忻凯 , 邬贵明 , 方兴 , 叶楠 , 胡苏太 , 韦海亮 , 周浩杰 , 陶志荣
Abstract: 一种基于可重构微服务器的集群计算系统，包括：多个可重构微服务器计算节点以及通用可扩展交换网络；多个可重构微服务器计算节点具有通用网络接口；并且通用可扩展交换网络基于通用的标准网络协议，通过网络拓扑结构将所述多个可重构微服务器计算节点的通用网络接口互连在一起。所述可重构微服务器计算节点还包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线，从而微处理器通过系统总线与内存和输入输出外设进行数据交换；可重构加速部件连接至微处理器和/或系统总线，从而与微处理器和/或连接在系统总线上的内存和输入输出外设进行数据交换。
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Patent Agency Ranking
公开(公告)号：CN102937964A
公开(公告)日：2013-02-20
申请号：CN201210372403.X
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: G06F17/30
Abstract: 本发明提供了一种基于分布式系统的智能数据服务方法。利用分布式系统的主节点管理全局文件命名空间；并且，在向分布式系统写入文件的流程、从分布式系统读取文件的流程、以及从分布式系统读取文件的流程中，利用分布式系统的主节点对客户端的请求进行分析处理，选择具体的数据预处理程序，分发到分布式系统的从节点以进行后续的数据预处理和传输操作。本发明能够在数据密集型应用环境下，将现有的分布式系统存储空间快速聚合；而且，本发明充分利用分布式系统计算资源，能够根据外部计算设备的需求智能地提供数据服务；并且，本发明将部分数据处理负载从外部计算设备转移到分布式系统中，从而减少向外部计算设备提供数据服务的带宽需求。
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公开(公告)号：CN102932276A
公开(公告)日：2013-02-13
申请号：CN201210379911.0
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
IPC: H04L12/861 , H04L12/803
Abstract: 本发明提供的一种计算节点集群系统和数据中继器。计算节点集群系统包括：多个计算节点，其中每个计算节点包括各自的FPGA和通用处理器；其中，各个计算节点的通用处理器通过网络相互连接；并且，在每个计算节点中，FPGA连接至通用处理器；其中，每个FPGA均具有数据中继器；而且，所有计算节点的FPGA通过数据中继器依次连接。在一个连续发送过程中，动态自适应通路选择器先转发来自当前计算节点的通用处理器的所有消息，然后转发来自其他FPGA的所有消息。并且，动态自适应通路选择器在每个连续发送过程完成之后动态地调整在下一次连续发送过程发送的来自通用处理器的数据量与来自其他FPGA的数据量之间的比例。
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公开(公告)号：CN102868761A
公开(公告)日：2013-01-09
申请号：CN201210374987.4
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种基于空间坐标的集群网络自动配置及管理方法。将各个节点组卡的控制接口以硬连线方式进行连接，以形成集群网络；通过采用固定编码格式的位置信息编码进行层次的网络地址配置，其中位置信息编码长度是由集群网络中的节点的系统规模及层次配置决定的。将位置信息编码分成低位数据段、中位数据段以及高位数据段；并且，利用高位数据段来指定网络地址配置方式及有效位标志；在高位数据段为特定值的情况下判断当前编码有效并使用位置信息编码进行节点网络地址配置，否则表示采用节点文件系统的网络地址配置文件进行节点网络地址配置。
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公开(公告)号：CN102904943B
公开(公告)日：2015-07-08
申请号：CN201210372418.6
申请日：2012-09-28
Applicant: 无锡江南计算技术研究所
IPC: H04L29/08 , H04L12/863
Abstract: 本发明提供了一种基于嵌入式处理器存储接口的集群计算系统混合通信方法。将嵌入式处理器集成的网络控制器通过网络收发器连接至第一网络。将并行存储接口通过混合网络通信模块连接至第二网络。当并行接口状态机从与并行存储接口连接的存储总线接收到数据时，将数据存放到发送队列。利用接收控制逻辑从第二网络接收到数据包并拆解数据包，然后根据数据包的目的地址，选择将数据包存放到接收队列或转发队列，其中接收队列缓存待转发至并行存储接口的数据。当接收队列非空，且与并行存储接口连接的存储总线未占用时，将数据发送到存储总线上。利用发送控制逻辑对发送队列和转发队列进行仲裁，基于年龄策略选择最老年龄的数据包进行发送。
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公开(公告)号：CN103076849B
公开(公告)日：2014-07-02
申请号：CN201210580256.5
申请日：2012-12-26
Applicant: 无锡江南计算技术研究所
Inventor： 谢向辉 , 吴东 , 钱磊 , 原昊 , 张昆 , 臧春峰 , 郝子宇 , 张鲁飞 , 李玺 , 严忻凯 , 邬贵明 , 方兴 , 叶楠 , 胡苏太 , 韦海亮 , 周浩杰 , 陶志荣
Abstract: 一种可重构微服务器系统，包括：微处理器、系统总线、内存、可重构加速部件以及输入输出外设；其中，微处理器、内存和输入输出外设连接至系统总线，从而微处理器通过系统总线与内存和输入输出外设进行数据交换；而且，可重构加速部件连接至微处理器和/或系统总线，从而与微处理器和/或连接在系统总线上的内存和输入输出外设进行数据交换。此外，可重构加速部件可以连接独立的内存、输入输出外设和其它扩展接口。
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