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公开(公告)号：CN116931872A
公开(公告)日：2023-10-24
申请号：CN202210358050.1
申请日：2022-04-06
Applicant: 上海交通大学
Abstract: 本发明提供了一种近似计算电路，包括：存算子阵列，包括：多个呈矩阵式排列的存算单元，每个存算单元用于存储数字域的权重信号以及接收数字域的输入信号，对输入信号和权重信号进行点乘计算，并输出点乘结果；近似加法树，包括：从下至上依次连接的第1层～第n层加法器链路，第1层加法器链路的输入为多个点乘结果，上一层的加法器链路接收下一层的加法器链路的运算结果，第n层加法器链路输出累加和的结果；存算单元和加法器链路均分别由碳基材料的NMOS管和PMOS管组成。本发明减少了模拟域存算中模数转换的电路和过程，并且利用近似计算机制节省了数字域存算的面积和开销，同时，相比于模拟域运算提高了运算结果的准确度。
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公开(公告)号：CN116884396A
公开(公告)日：2023-10-13
申请号：CN202310994777.3
申请日：2023-08-08
Applicant: 上海交通大学
Abstract: 本发明提供一种适合硬件进行处理的语音关键字识别方法及系统，包括：语音关键字识别模型识别步骤：采集语音进行语音预处理，针对高采样率语音进行初始噪声消除与降采样；梅尔倒谱系数提取步骤：提取梅尔倒谱系数，在系数提取的基础上，采用混叠加窗处理和稀疏压缩处理，采用正弦频谱提升处理；动态时间规整计算步骤：提取出语音数据梅尔倒谱系数后，需要进行动态时间规整计算预处理，在规整路径计算的基础上，采用非线性差分处理、数据对齐处理、归一化处理和双阈值判决。本发明能够有效降低硬件计算和存储开销，实现语音关键字识别实时处理，适合边缘端硬件进行部署和处理，同时能够保证较高的语音关键字识别正确率。
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公开(公告)号：CN109521995B
公开(公告)日：2023-05-12
申请号：CN201811299080.X
申请日：2018-11-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种内嵌于忆阻器阵列的逻辑运算装置的计算方法，利用反向连接的差分单元结构实现互补形式的输入表示，利用阵列本身在位线上的“线或”操作实现最大项；通过将敏感放大器输出的最大项取反得到最小项；引入运算单元CU完成最大项或最小项的合并；所述利用运算单元CU缓存迭代过程中产生的中间结果的方法为：复用传统存储阵列中的行缓冲，用于在运算过程中缓存迭代产生的中间结果。本发明通过差分单元结构及运算单元的引入，丰富了逻辑原语，使电路以“积之和/和之积”的方式进行运算，同时大幅减少写回操作，从而有效的提高的运算效率。
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公开(公告)号：CN115964141A
公开(公告)日：2023-04-14
申请号：CN202211556780.9
申请日：2022-12-06
Applicant: 上海交通大学
IPC: G06F9/48 , G06F15/163
Abstract: 本发明提供了一种面向BWA‑MEM序列比对软件的异构加速系统及其实现方法，包括CPU程序和FPGA加速器；所述CPU程序采用异构批处理策略，解析输入比对文件、按顺序启动FPGA加速器、处理FPGA加速器输出、执行BWA‑MEM中种子过滤算法和种子链生成算法；所述异构批处理策略，针对种子生成阶段的SMEM搜索算法和种子延展阶段的Smith‑Waterman算法进行批处理重构。本发明在输出结果与原BWA‑MEM软件完全相同的情况下，大幅提高BWA‑MEM软件比对速度，提升序列比对吞吐量。
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公开(公告)号：CN112465108B
公开(公告)日：2022-07-22
申请号：CN202011251753.1
申请日：2020-11-11
Applicant: 上海交通大学
Abstract: 本发明公开了一种面向存算一体平台的神经网络编译方法，涉及存算一体领域，包括以下步骤：解析神经网络模型，映射成以计算节点描述的中间表示；进行计算图优化；转换成算子级中间表示；进行算子任务划分并与硬件基本单元绑定；进行算子级优化，减少读取不连续内存的次数和权重映射的次数。本发明根据存算一体计算的特点优化计算流图和神经网络算子，减少图级算子间的中间结果写回的开销，减少了在存算资源不足时需要重新映射权重的次数。
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Patent Agency Ranking
公开(公告)号：CN114418072A
公开(公告)日：2022-04-29
申请号：CN202210104656.2
申请日：2022-01-28
Applicant: 上海交通大学
Abstract: 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综合考虑了直接读写存储器带来的通信代价与多核同步所带来的通信代价，可有效重复利用输入数据，发挥忆阻器阵列的并行性，得到通信代价较小的映射方案。本发明所提出的方法实现较为简单，可移植性强，可添加于神经网络编译器后端执行，完成面向忆阻器存算一体平台的卷积算子映射。
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公开(公告)号：CN114139481A
公开(公告)日：2022-03-04
申请号：CN202111444508.7
申请日：2021-11-30
Applicant: 上海交通大学
IPC: G06F30/343 , G06F30/347
Abstract: 本发明提供了一种基于FPGA的多路TDC布局布线方法及系统，包括：电路结构规划步骤：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；电路布局规划步骤：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；电路布线规划步骤：使被测信号到每条链、每个采样标记触发器的时间具有同步性。本发明具有普适性。无需基于特定FPGA进行二次调整，适应所有综合、布局布线算法，适用于多路TDC电路，适配多种型号FPGA电路。
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公开(公告)号：CN113821981A
公开(公告)日：2021-12-21
申请号：CN202111171756.9
申请日：2021-10-08
Applicant: 上海交通大学
Abstract: 本发明公开了一种卷积神经网络数据流设计空间分析工具的构建方法和装置，结合硬件特征与计算资源和存储资源的限制，构建面向阵列处理结构的卷积网络数据流设计空间探索方法，为在空间式阵列处理结构上映射卷积神经网络算法提供指导方向。
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公开(公告)号：CN108537719B
公开(公告)日：2021-10-19
申请号：CN201810253799.3
申请日：2018-03-26
Applicant: 上海交通大学
Abstract: 本发明公开一种提高通用图形处理器性能的系统及方法，所述系统包括：缓存组压力监测表，设置于主流多处理器的片上存储内，用于对每个缓存组的读写次数分别进行记录，根据记录的读写次数周期性地更新每个缓存组的压力状态；访问目标块仲裁单元，用于根据缓存组的压力状态及重映射表对访问请求进行仲裁，于压力大的缓存组请求寻找支援组时，搜索支援组，根据所述缓存组压力监测表得到搜索结果，进而于重映射表中建立该压力大缓存组与支援组的映射关系；重映射表，设置于主流多处理器的片上存储内，用于记录每一个高频访问缓存组与支援组的映射关系，并通过改变有效状态位来解除该映射，通过本发明，可提高改善GPU的片上资源效率。
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公开(公告)号：CN109542670B
公开(公告)日：2021-09-07
申请号：CN201811440818.X
申请日：2018-11-29
Applicant: 上海交通大学 , 上海航天电子通讯设备研究所
IPC: G06F11/10
Abstract: 本发明提供了一种基于错误快速定位的FPGA软错误刷新方法，包括如下步骤：步骤S1，识别电路设计中软错误高敏感的部分；步骤S2，对软错误高敏感的部分进行备份，并获取比较器输出与发生软错误配置存储器之间的位置信息对应关系，即进行软错误定位；步骤S3，在FPGA上存储获取的位置信息对应关系，在实际电路运行时利用刷新器硬件解析比较器输出，获得发生软错误配置存储器的位置信息，从而进行错误的准确定位和刷新。同时提供了一种刷新器。采取的随机故障注入结果显示，对所有电路进行保护的情况下，本发明平均有16％的软错误缓解性能提升，平均缩短了45％的电路平均错误检测时间，实现了对电路软错误的有效保护。
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