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公开(公告)号：CN114418072B
公开(公告)日：2024-12-17
申请号：CN202210104656.2
申请日：2022-01-28
Applicant: 上海交通大学
IPC: G06N3/0464 , G06N3/063 , G11C13/00
Abstract: 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综合考虑了直接读写存储器带来的通信代价与多核同步所带来的通信代价，可有效重复利用输入数据，发挥忆阻器阵列的并行性，得到通信代价较小的映射方案。本发明所提出的方法实现较为简单，可移植性强，可添加于神经网络编译器后端执行，完成面向忆阻器存算一体平台的卷积算子映射。
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公开(公告)号：CN116798475A
公开(公告)日：2023-09-22
申请号：CN202210247955.1
申请日：2022-03-14
Applicant: 上海交通大学
IPC: G11C11/417 , G06F7/575
Abstract: 本发明提供了一种存算单元及存内计算电路，包括：6T SRAM单元，用于存储数字域的权重数据；若干个或非门，每个所述或非门的第一输入端均连接所述6T SRAM单元的权重点，每个所述或非门的第二输入端分别接收数字域的输入数据，每个所述或非门的输出端输出该或非门接收的所述输入数据和所述权重数据的部分积。本发明可以在数字域内进行近似乘法计算，以使得计算电路具有高性能、低功耗和高鲁棒性的优势。
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公开(公告)号：CN113705794B
公开(公告)日：2023-09-01
申请号：CN202111048239.2
申请日：2021-09-08
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于动态激活位稀疏的神经网络加速器设计方法，涉及深度神经网络加速器设计领域，包括神经网络加速器的架构、计算阵列组织方式、神经网络加速器中稀疏性数据的表达形式，所述神经网络加速器的架构包括DRAM连接、加载Load单元、有效位检测阵列单元、激活位稀疏计算阵列以及写回Store单元，及有这些单元间的连接形式和数据流方式；所述计算阵列组织方式是指通过对激活数据进行分组，以及组内交叉计算，组间同步计算的组织方式；所述神经网络加速器中稀疏性数据的表达形式是指设计激活数据的检测方式和数据表达形式。本发明提出了一种动态激活位稀疏的神经网络加速器设计方法，并针对激活有效位的数量不平衡问题进行了优化设计。
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公开(公告)号：CN112613598B
公开(公告)日：2023-04-07
申请号：CN202011454516.5
申请日：2020-12-10
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于FPGA模拟的阻变神经网络加速器评估方法，涉及存算一体体系结构领域，包括存算一体通用指令集的编译、架构模型的建立、加速器的软硬件实现以及深度神经网络的性能评估。为加快仿真速度，本文通过分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过对有限硬件资源的分时复用，支持主流阻变神经网络加速器架构和指令集的功能模拟，并针对主流网络给出详尽的性能评估。相比传统的硬件模拟器，本发明可以在不修改硬件结构的前提下支持更多神经网络的映射和性能评估；相比传统的软件模拟器，针对深度神经网络，本发明大大缩短了仿真时间。
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公开(公告)号：CN115630013A
公开(公告)日：2023-01-20
申请号：CN202211345052.3
申请日：2022-10-31
Applicant: 上海交通大学
Abstract: 本发明提供了一种基于空间可重构阵列的便笺式缓存架构构建方法及系统，包括：针对任意划分粒度的任务，采用列地址重映射；对拥有不同访存步长的多个数组进行分区存放，以流和数组绑定进行多数组并发访问；使用静态配置降低配置频次，采用配置参数进行地址转换。本发明通过轻量级、可扩展、参数化的列地址重映射机制，达到片上内存无浪费、计算阵列和DDR与片上内存的交互均无冲突的效果。本发明根据多数组并行访存且跨步访问步长各异的特点，按照流的方式组织多数组访存过程，并通过片上分区，逻辑和物理地址空间的转换，达到多数组并发、无冲突访问的效果。
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Patent Agency Ranking
公开(公告)号：CN115277551A
公开(公告)日：2022-11-01
申请号：CN202210898679.5
申请日：2022-07-28
Applicant: 上海交通大学
IPC: H04L45/586 , H04L45/74
Abstract: 本发明提供了一种基于环形结构的模块化三维片上网络无死锁路由系统和方法，包括：三维片上网络的虚拟通道配置结构：顶层路由器各方向具有2条虚拟通道；有源中介层路由器X方向具有1条虚拟通道；Y方向使用环形结构，具有2条虚拟通道；中介层部分环形结构：在二维阵列的基础上，X方向保持不变且仅一条虚拟通道；Y方向增设首尾相接的额外通道构成环形结构，且每两个路由器之间具有两条虚拟通道；数据包传输选择模块：选择芯片内数据包、跨芯片数据包的传输方式。本发明能够有效避免死锁问题，同时在中介层Y方向节点较多的网络中具有较高的网络传输速率。
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公开(公告)号：CN112698954B
公开(公告)日：2022-05-10
申请号：CN202110049464.1
申请日：2021-01-14
Applicant: 上海交通大学
IPC: G06F9/50
Abstract: 本发明提供了一种基于子图解耦的粗粒度可重构阵列调度方法，涉及计算机协处理器加速器领域，包括子图解耦模块、动态配置切换模块、子图调度器，其中，所述子图解耦模块是针对程序中的非一致性控制流，将数据流图解耦成子图依次执行；所述动态配置切换模块是设计了一种多米诺骨牌式的配置切换机制，降低动态配置切换的开销；所述子图调度器是通过监测片上缓存中子缓存(bank)的空满状态，对子图的执行顺序进行动态调度。利用本发明提供的算法，可以提高阵列计算单元(PE)利用率，降低子图切换的开销。
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公开(公告)号：CN114398308A
公开(公告)日：2022-04-26
申请号：CN202210053673.8
申请日：2022-01-18
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了基于数据驱动粗粒度可重构阵列的近内存计算系统，属于高能效比的近内存计算架构领域。所述计算系统为异构加速系统，分为三个层次，分别为片外主控层、三维加速器的逻辑层和存储层；所述片外主控层由主处理器和处理器主内存组成，主处理器通过总线将需要计算的数据从处理器主内存搬运至近内存计算架构的存储层，将配置信息通过总线搬运至逻辑层各可重构阵列的配置信息寄存器，将配置任务参数通过总线发送至各可重构阵列的配置信息调度器，在搬运完成后通过总线发出开始计算信号，可重构阵列开始进行计算任务；所述逻辑层由16个粗粒度可重构阵列作为计算逻辑，阵列通过内部总线连接到各内存控制器，实现对不同内存通道的访问。
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公开(公告)号：CN111782356B
公开(公告)日：2022-04-08
申请号：CN202010496091.8
申请日：2020-06-03
Applicant: 上海交通大学
Abstract: 本发明提供了一种权重稀疏神经网络芯片的数据流方法及系统，包括：步骤S1：针对卷积核稀疏度随输入变化的特点，设计适应稀疏度变化的串行计算的内层循环方案；步骤S2：针对卷积核稀疏度不同可能导致的计算单元间不同步的问题，设计并行计算的方案；步骤S3：为优化输入及输出缓存，设计串行计算的外层循环方案。本发明解决了卷积核稀疏度不同导致的部分硬件资源闲置的问题以及不同计算单元计算的卷积核稀疏度不同导致的计算单元间的同步问题。
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公开(公告)号：CN114064560A
公开(公告)日：2022-02-18
申请号：CN202111361693.3
申请日：2021-11-17
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种面向粗粒度可重构阵列的可配置便笺式缓存设计方法，涉及可重构阵列的片上缓存领域，所述方法包括：按数据流和数据流组的方式组织所需要的数据，构建所述数据流和所述数据流组的参数配置；通过计数循环结束标志获取应用执行状态，设置所述数据流组状态切换指令和有限状态机，同步控制缓存中的所述数据流和数据执行相应操作。本发明可以解决Cache中存在的问题，具有易于使用、可预取、可编程的自动图像边界处理、可消除访存冲突、减少延迟等特征，利用可编程的访存模式，最大化片上数据复用，同时支持访存和计算的解耦合，提高阵列的计算效率。
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