公开(公告)号：CN115982528A

公开(公告)日：2023-04-18

申请号：CN202211489970.3

申请日：2022-11-25

Applicant: 上海交通大学

Inventor： 王琴 ,  孔尧尧 ,  郑国浩 ,  蒋剑飞 ,  绳伟光 ,  景乃锋 ,  毛志刚

IPC: G06F17/15 ,  G06F7/544 ,  G06F7/533 ,  G06N3/0464

Abstract: 本发明提供了一种基于Booth算法的近似预编码卷积运算方法及系统，包括：步骤S1：乘数和被乘数输入乘法器通过近似预编码模块进行部分积分离，将分离后的被乘数相关部分积输入至加法树模块完成压缩，将压缩后的被乘数相关部分积和乘数相关部分积相加得到乘法器结果；步骤S2：将乘法器结果进行符号位扩展，并将扩展后的乘法器结果输入累加模块进行移位和相加操作，并将移位相加操作结果进行进位补偿。

公开(公告)号：CN114139481A

公开(公告)日：2022-03-04

申请号：CN202111444508.7

申请日：2021-11-30

Applicant: 上海交通大学

Inventor： 王琴 ,  蒋剑飞 ,  闫娇玉 ,  孔尧尧 ,  景乃锋 ,  绳伟光

IPC: G06F30/343 ,  G06F30/347

Abstract: 本发明提供了一种基于FPGA的多路TDC布局布线方法及系统，包括：电路结构规划步骤：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；电路布局规划步骤：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；电路布线规划步骤：使被测信号到每条链、每个采样标记触发器的时间具有同步性。本发明具有普适性。无需基于特定FPGA进行二次调整，适应所有综合、布局布线算法，适用于多路TDC电路，适配多种型号FPGA电路。

公开(公告)号：CN115904507A

公开(公告)日：2023-04-04

申请号：CN202211411460.4

申请日：2022-11-11

Applicant: 上海交通大学

Inventor： 王琴 ,  郑国浩 ,  孔尧尧 ,  蒋剑飞 ,  景乃锋 ,  绳伟光 ,  毛志刚

IPC: G06F9/38 ,  G06F9/302 ,  G06F7/523

Abstract: 本发明提供了一种面向CGRA的多精度小面积SIMD运算系统、方法、介质及设备，包括编码模块、累加模块和溢出处理模块，编码模块由编码单元、选择器和解码选择单元组成，通过基于Booth算法进行编码操作，并基于模式选择进行数据的解码得到部分积结果；累加模块由多块部分积压缩组成，基于模式选择将不同块的部分积压缩结果进行求和拼接；溢出处理模块通过将累加模块结果进行溢出处理，得到最后的截位数据。本发明的工作精度可以配置，能够支持目前主流的32比特和8比特位宽神经网络应用的高速部署工作，拥有较高的资源利用率，另外通过三级流水的方式进行数据运算处理，保证了1GHz的工作频率。