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公开(公告)号：CN100514670C
公开(公告)日：2009-07-15
申请号：CN200410101189.X
申请日：2004-12-20
Applicant: 株式会社东芝
CPC classification number: H02M3/158 , H01L27/0922 , H01L29/41758 , H01L29/41775 , H01L29/42368 , H01L29/42376 , H01L29/4238 , H01L29/7813 , H01L29/7835 , H01L2924/0002 , H02M1/08 , H02M7/003 , H01L2924/00
Abstract: 本发明提供一种包含功率MOSFET和驱动该晶体管的驱动电路的、适用于高速转换的非绝缘型DC-DC转换器。半导体装置具备高端开关元件、驱动电路和低端开关元件。所述高端开关元件形成于第1半导体基底上，向电流通路的一端提供输入电压，所述电流通路的另一端连接于电感上。所述驱动电路形成于形成所述高端开关元件的所述第1半导体基底上，驱动所述高端开关元件。所述低端开关元件形成于与所述第1半导体基底不同的第2半导体基底上，在漏极上连接电感，向源极提供基准电位。
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公开(公告)号：CN1324716C
公开(公告)日：2007-07-04
申请号：CN200410005581.4
申请日：2004-02-18
Applicant: 株式会社东芝
CPC classification number: H01L29/7835 , H01L29/0847 , H01L29/1083 , H01L29/7801
Abstract: 本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。
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公开(公告)号：CN114203811B
公开(公告)日：2025-02-07
申请号：CN202110207897.5
申请日：2021-02-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置及其控制方法。半导体装置具备第一导电型的第一半导体层、设置在第一半导体层上的第二导电型的第二半导体层、选择性地设置在第二半导体层上的第一导电型的第三半导体层、选择性地设置在第二半导体层上并与第三半导体层并排的第二导电型的第四半导体层及第二导电型的第五半导体层。第一半导体层位于第二半导体层与第五半导体层之间。第四半导体层在与第二半导体层的上表面平行的平面内，第四半导体层的面积具有比第三半导体层的面积大的面积。半导体装置还具备：控制电极，设置在从第三半导体层的上表面至第一半导体层中的深度的沟道的内部；第一电极，与第三半导体层电连接；及第二电极，与第四半导体层电连接。
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公开(公告)号：CN117613075A
公开(公告)日：2024-02-27
申请号：CN202211687422.1
申请日：2022-12-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L21/331 , H01L29/06
Abstract: 本发明的实施方式涉及半导体装置及其制造方法。根据实施方式，半导体装置包含第一～第三电极、半导体部件以及绝缘部件。半导体部件包含第一～第六半导体区域。第五半导体区域包含第四部分区域以及第五部分区域。所述第四部分区域处于第一半导体区域的第一部分区域与所述第三电极之间。所述第五部分区域处于第一半导体区域的第三部分区域与第四半导体区域之间。
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公开(公告)号：CN110931554B
公开(公告)日：2023-12-01
申请号：CN201910022474.9
申请日：2019-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 半导体装置具备：半导体部，包括第1导电型的第1半导体层、设置在所述第1半导体层上的第2导电型的第2半导体层、在所述第2半导体层上排列配置的第1导电型的第3半导体层及第2导电型的第4半导体层。半导体装置还具备设置在所述半导体部中且在与所述第1半导体层与所述第2半导体层的层叠方向正交的第1方向上交替地配置的第1控制电极及第2控制电极。所述第1控制电极隔着第1绝缘膜而与所述第2半导体层相对，所述第2控制电极隔着第2绝缘膜而与所述第2半导体层相对。所述第1控制电极及第2控制电极具有位于所述第1半导体层中的下端，所述第1控制电极与第3绝缘膜的一面接触，所述第2控制电极与第3绝缘膜的另一面接触。
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Patent Agency Ranking
公开(公告)号：CN110931555B
公开(公告)日：2023-11-03
申请号：CN201910022530.9
申请日：2019-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/36
Abstract: 半导体装置具备：半导体部，包括第一导电型的第一半导体层；第一电极，设在半导体部表面上；第二电极，设在半导体部背面上；多个控制电极，设在半导体部中，在从第一电极朝第二电极的方向上延伸；及绝缘膜，使多个控制电极与半导体部电绝缘；半导体部包括：第二导电型的第二半导体层，位于邻接的两个控制电极间，且设在第一电极与第一半导体层之间；第一导电型的第三半导体层，设在第一电极与第二半导体层之间；第二导电型的第四半导体层，设在邻接的另外两个控制电极间，且设在第一电极与第一半导体层间；第二导电型的第五半导体层，设在第一电极与第四半导体层之间；及第六半导体层，设在第四与第五半导体层之间，包含第一导电型杂质。
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公开(公告)号：CN115117163A
公开(公告)日：2022-09-27
申请号：CN202110841381.6
申请日：2021-07-26
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 实施方式提供能够实现多个栅极驱动的半导体装置。实施方式的半导体装置具备：在第1方向上延伸的第1沟槽及第2沟槽；第1沟槽之中的第1栅极电极；第2沟槽之中的第2栅极电极；与第1栅极电极连接的第1栅极布线，包括在与第1方向垂直的第2方向上延伸的第1部分、在第1方向上延伸的第2部分以及在第2方向上延伸的第3部分；与第2栅极电极连接的第2栅极布线，包括在第2方向上延伸的第1部分、在第1方向上延伸的第2部分以及在第2方向上延伸的第3部分；第1栅极电极焊盘；以及第2栅极电极焊盘；在第1栅极布线的第1部分与第3部分之间有第2栅极布线的第1部分，在第2栅极布线的第1部分与第3部分之间有第1栅极布线的第3部分。
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公开(公告)号：CN115117161A
公开(公告)日：2022-09-27
申请号：CN202110833956.X
申请日：2021-07-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明的实施方式提供抑制了因电流集中导致的破坏的半导体装置。实施方式的半导体装置具备：半导体层，其具有第一面和与第一面相向的第二面；晶体管区域，其包含具有设置于半导体层的第一面侧的第一栅电极的第一晶体管和具有设置于半导体层的第二面侧的第二栅电极的第二晶体管；以及相邻区域，其包含半导体层及第三晶体管并且相邻于所述晶体管区域，该第三晶体管具有电连接于第二栅电极并设置在半导体层的第二面侧的第三栅电极且具有比第二晶体管的阈值电压的绝对值小的阈值电压的绝对值。
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公开(公告)号：CN114203812A
公开(公告)日：2022-03-18
申请号：CN202110226708.9
申请日：2021-03-01
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 实施方式的半导体装置具备：第一电极；第二电极；第一导电型的第一半导体层；第二导电型的第二半导体层；第一导电型的第三半导体层；第二导电型的第四半导体层；第二导电型的第五半导体层；第一及第二控制电极。第一半导体层设置于第一电极与第二电极之间。第二半导体层设置于第一半导体层与第二电极之间。第三半导体层选择性地设置于第二半导体层与第二电极之间。第四半导体层设置于第一半导体层与第一电极之间。在沿着第一半导体层与第二半导体层之间的边界排列的第一及第二控制电极之间第五半导体层包含：第一部分，设置于第一半导体层中；及第二部分，设置于第一半导体层与第二半导体层之间。
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公开(公告)号：CN114171590A
公开(公告)日：2022-03-11
申请号：CN202110835837.8
申请日：2021-07-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 实施方式提供能够减小开关损耗的半导体元件以及使用了该半导体元件的半导体装置。实施方式的半导体元件具备半导体部、设置在半导体部的表面上的第1电极、设置在半导体部的背面上的第2电极、在半导体部的背面上与第2电极分离设置的第3电极、以及设置在半导体部与第1电极之间的控制电极。半导体部包括第1导电型的第1层、第2导电型的第2层、第1导电型的第3层和第2导电型的第4层。第2层设置在第1层与第1电极之间，隔着第1绝缘膜与控制电极相对。第3层被选择性地设置在第2层与第1电极之间，与第1电极电连接。第4层设置在第2电极与第1层之间，与第2电极电连接。第1层在半导体部的背面与第3电极连接。
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