公开(公告)号：CN118887985A

公开(公告)日：2024-11-01

申请号：CN202410897971.4

申请日：2024-07-05

Applicant: 安徽大学

Inventor： 周永亮 ,  张健一 ,  杨盼 ,  李响 ,  明子涵 ,  夏瑞汶 ,  丁鹏 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G11C15/02 ,  H10B61/00 ,  G11C11/16

Abstract: 本发明涉及集成电路设计技术领域，具体公开了一种基于独热码的数据搜索存储器、芯片及应用。本发明的基于独热码的数据搜索存储器包括：MTJ存储阵列、预充电路部、M个预充控制部、M个读写控制部、数据编码器、开多行译码器、M个灵敏放大器、列选择器、时序控制器。本发明采用了由磁隧道结器件、NMOS管组成的存储单元所构建的MTJ存储阵列，降低了器件数量，提高了限定面积下的存储密度。本发明通过在MTJ存储阵列设置预充控制部、读写控制部，并利用灵敏放大器的输出对预充控制部进行反馈，从而在并行分段查找操作过程中对预充电路部进行功能限制，减少了CAM工作中预充电路部工作次数，能够显著减少CAM电路功耗。

公开(公告)号：CN118132034A

公开(公告)日：2024-06-04

申请号：CN202410243339.8

申请日：2024-03-04

Applicant: 安徽大学

Inventor： 蔺智挺 ,  柳云龙 ,  李劲铮 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  周永亮 ,  戴成虎 ,  卢文娟 ,  胡薇 ,  刘玉 ,  李鑫 ,  郝礼才

IPC: G06F7/523 ,  G06F5/16 ,  G06N3/063

Abstract: 本发明属于集成电路领域，具体涉及一种乒乓式乘法单元，一个基于乒乓式乘法及重构加法器树的存内计算电路，及其对应的CIM芯片。乒乓式乘法单元将原存算电路中的存储阵列按列划分左右两部分，并利用2个与门以及1个二选一选择器实现根据不同的控制信号；选择其中一个存储阵列中存储的数据作为权重，与Input端口输入的数据相乘，输出乘法运算结果；并允许未被选中的存储阵列在逻辑运算过程中更新权重。存内计算电路则在SRAM的基础上增加乒乓乘法模块、加法器组、数据输入单元、回写单元，以及模式控制模块；进而实现多比特数之间的乘法与乘累加运算。本发明解决现有存算电路无法同步计算和权重更新，不适用于神经网络处理的问题。

公开(公告)号：CN117910424B

公开(公告)日：2024-05-28

申请号：CN202410317963.8

申请日：2024-03-20

Applicant: 安徽大学

Inventor： 周永亮 ,  林枭 ,  杨盼 ,  周子璇 ,  韦一鸣 ,  杨震 ,  彭春雨

IPC: G06F30/3953 ,  G06N3/063

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及时域存算单元、时域量化单元、及时域存内计算结构。本发明基于经典的6T‑SRAM子单元进行设计；6T‑SRAM子单元用于存储权重数据，通过字线INL、INM实现输入，通过多比特计算子单元实现存内计算，并将位线VCL、VCM、VCR的放电延时表征计算结果，实现存内计算的时域化。本发明通过非线性时序量化模块对计算结果的非线性量化，可以提高量化的适用范围，并提高使用效率。本发明解决了现有技术中电流域和电压域的存内运算电路的在性能和功耗上不能满足需求的问题。

公开(公告)号：CN117807021B

公开(公告)日：2024-05-10

申请号：CN202410232127.X

申请日：2024-03-01

Applicant: 安徽大学

Inventor： 周永亮 ,  杨震 ,  杨盼 ,  吴凯 ,  王俊杰 ,  何宗良 ,  江尚峰 ,  张东旭 ,  黎轩

IPC: G06F15/78 ,  G11C11/16

Abstract: 本申请涉及一种2T‑2MTJ存算单元和MRAM存内计算电路，其中，该2T‑2MTJ存算单元包括：第一NMOS管和第一磁隧道结，第一磁隧道结的正向端用于连接第一子位线，第一磁隧道结的反向端连接第一NMOS管的漏极，第一NMOS管的源极用于连接第一子源线；第二NMOS管和第二磁隧道结，第二磁隧道结的正向端用于连接第二子位线，第一磁隧道结的反向端连接第二NMOS管的漏极，第二NMOS管的源极用于连接第二子源线；其中，第一NMOS管和第二NMOS管的栅极用于连接同一存算字线。该2T‑2MTJ存算单元构成的存算阵列面积较小，能够实现高密度的存内计算。因此，解决了目前的基于静态随机存取存储器的存内计算电路中SRAM‑CIM阵列面积较大，其会阻碍CMOS技术下芯片计算密度提高的问题。

公开(公告)号：CN117316237B

公开(公告)日：2024-02-06

申请号：CN202311635817.1

申请日：2023-12-01

Applicant: 安徽大学

Inventor： 周永亮 ,  杨震 ,  杨盼 ,  吴凯 ,  王俊杰 ,  何宗良 ,  江尚峰 ,  韦一鸣 ,  林枭

IPC: G11C16/08 ,  G11C16/24 ,  G11C16/34

Abstract: 本发明属于集成电路技术领域，具体涉及一种时域8T1C‑SRAM存算单元、以及一种时序跟踪量化的存算电路和芯片。存算单元由2个PMOS管P1~P2，6个NMOS管N1~N6，以及一个电容C0构成；其中，N5、N6和C0构成用于实现单比特或多比特乘法的运算单元；其余元件构成6T‑SRAM单元；运算单元的电路连接关系为：N5的栅极连接在存储节点QB上，N5的源极通过一根源线CSL接电容C0的一端，C0的另一端接地；N5的漏极与N6的源极相连；N6的栅极接运算字线CWL；N6的漏极接全局位线CBL；本发明改善了现有电流域和电压域的存内运算电路在性能和能耗等指标上的不足。

公开(公告)号：CN116312670A

公开(公告)日：2023-06-23

申请号：CN202310161572.7

申请日：2023-02-24

Applicant: 安徽大学

Inventor： 蔺智挺 ,  谷硕 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  戴成虎 ,  卢文娟 ,  郝礼才 ,  周永亮 ,  刘玉 ,  李鑫

IPC: G11C7/18 ,  G06F7/52 ,  G06F7/38 ,  G11C7/12

Abstract: 本发明属于集成电路技术领域，具体涉及一种9T1C存算电路、乘累加运算电路、存内运算电路、芯片。9T1C存算电路具有数据读写保持功能和乘法运算功能；9T1C存算电路由6个NMOS管N0～N5，3个PMOS管P0～P2和1个电容C0构成。电路中的P0、N0、P1、N1构成交叉耦合结构，用于锁存数据；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为两个存储节点写通路；N4和P2构成传输门；N5作为计算控制端，C0作为传输电压差的电容。乘累加运算电路包括：由9T1C存算电路按列构成的运算阵列、字线组、位线组、输入信号线IL，输出信号线OL、列开关S和量化电路；并进一步构成存内运算电路，本发明相对现有方案提升了存算电路在功耗、稳定性、精度和运算效率等方面的表现。

公开(公告)号：CN116204490A

公开(公告)日：2023-06-02

申请号：CN202310216702.2

申请日：2023-03-03

Applicant: 安徽大学

Inventor： 蔺智挺 ,  黄震 ,  吴秀龙 ,  彭春雨 ,  戴成虎 ,  卢文娟 ,  赵强 ,  周永亮 ,  郝礼才 ,  刘玉 ,  李鑫

IPC: G06F15/78 ,  G06F7/53 ,  G11C11/411 ,  G11C11/413

Abstract: 本发明属于集成电路技术领域，具体涉及一种基于低电压技术的7T存算电路、乘累加运算电路和CIM芯片。7T存算电路由3个PMOS管P1～P3，4个NMOS管N1～N4构成，其中，P1、P2的源极接电源VDD。P2、N2的栅极与N3的源极、P3的漏极、N1的漏极相连，并作为存储节点Q。P1、N1的栅极与P2、N2的漏极相连并作为反相存储节点QB。P1的漏极与与P3的源极相连；N1的源极与N4的漏极相连。N2的源极和N4的源极接VSS；N3的栅极接信号线WL；N3的漏极接信号线BL；P3的栅极接信号线WLA；N4的栅极接信号线WLB。乘累加运算电路和CIM芯片则包括由7T存算电路构建的核心阵列以及必要的外围功能。本发明解决了现有低电压的CIM设计难度高，电路的功耗、运算性能等指标难以满足预期的问题。

公开(公告)号：CN115938430A

公开(公告)日：2023-04-07

申请号：CN202211604384.9

申请日：2022-12-13

Applicant: 安徽大学

Inventor： 蔺智挺 ,  赵致远 ,  施琦 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  郝礼才 ,  刘玉 ,  李鑫 ,  卢文娟 ,  周永亮

IPC: G11C11/417 ,  G11C11/419 ,  G11C5/14 ,  G11C7/12 ,  G06F7/523

Abstract: 本发明涉及一种基于分支电流的存内累乘计算电路。该基于分支电流的存内累乘计算电路包括用于存储权重数据的存储阵列，存储阵列由多个相同的SRAM单元构成，每列SRAM单元共享位线BL、BLB。位线BL、BLB与用于复制一个恒流源电流的cascode电流镜单元连接。每列SRAM单元通过位线BL对应连接一个用于输出累乘结果的运算放大器单元。本发明通过cascode电流镜单元为位线BL、BLB提供稳定电流，通过给位线电流的方式替代给位线电压方式，运算功耗进一步降低；通过运算放大器单元能够产生稳定的输出电压，保证运算速度，稳定输出运算结果，并行度高，实现高速低功耗的乘累加计算。

公开(公告)号：CN115811279A

公开(公告)日：2023-03-17

申请号：CN202310056204.6

申请日：2023-01-16

Applicant: 安徽大学

Inventor： 彭春雨 ,  台德乐 ,  施琦 ,  强斌 ,  戴成虎 ,  刘立 ,  卢文娟 ,  吴秀龙 ,  蔺智挺 ,  周永亮

IPC: H03F1/30 ,  G11C7/12

Abstract: 本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。

公开(公告)号：CN115547383A

公开(公告)日：2022-12-30

申请号：CN202211523695.2

申请日：2022-12-01

Applicant: 安徽大学

Inventor： 周永亮 ,  周子璇 ,  刘立 ,  彭春雨 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/16

Abstract: 本发明涉及一种存储电路及磁芯随机存储器读关键电路。该存储电路包括存储模块和正反馈模块。存储模块由多个存储单元构成N×M的阵列形式。N、M分别代表行数和列数。正反馈模块由M个相同的正反馈单元构成。每行存储单元共享字线WL。每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连。正反馈单元包括开关SW1~2和NMOS管M1~2。SW1的一端连接SL，另一端与M2的漏极相连，SW2的一端连接SLB，另一端与M1的漏极相连。M1的栅极接BL，M2的栅极接BLB，M1、M2的源极接地。本发明通过正反馈单元在MRAM读过程中对单元位线电压差进行钳制，提升读操作成功率。