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公开(公告)号：CN106324559A
公开(公告)日：2017-01-11
申请号：CN201610781904.1
申请日：2016-08-30
Applicant: 西安空间无线电技术研究所
IPC: G01S3/48
CPC classification number: G01S3/48
Abstract: 本发明公开了一种大基线四元阵宽带信号测向系统及方法，来对远场辐射源进行测向，包括测向处理前端和测向处理方法两部分。测向处理前端输出四路信号，信号相位参数受辐射源与测向处理前端相对位置、天线几何构型约束。发明重点阐述测向处理方法，首先在相位估计模块里，对测向处理前端中频信号进行相位解算，利用宽带信号引起的渐变基线波长比特点，由解缠绕和解模糊模块解求解相位差，最后结合天线几何构型，在测向模块估计辐射源方向位置。本发明采用固定尺寸大基线，仅四元阵天线即可完成对非合作目标辐射源的二维瞬时测向，在不降低系统测向精度的条件下，简化了测向系统工程实现复杂度，具有广阔的发展空间和应用前景。
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公开(公告)号：CN103220003B
公开(公告)日：2016-12-28
申请号：CN201310108666.4
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 本发明涉及提高节点处理并行度的QC-LDPC译码器的实现方法，译码器包括变量节点信息更新单元VNU，变量节点信息打包单元VP，校验节点信息更新单元CNU，校验节点信息打包单元CP，校验方程计算单元PCU，存储位宽均为（Qh）bits的存储块RAM_f和RAM_m，存储位宽为hbits的存储块RAM_c，本方法采用节点信息打包单元可以有效地实现存储器批量数据的同时读入和写出，解决存储器访问冲突问题。通过增加存储器每个地址单元中存储的数据个数，可以提高LDPC译码器处理单元的并行度，本发明QC-LDPC译码器的实现方法具有吞吐量高，硬件资源少，设计复杂性低等特点。
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公开(公告)号：CN103533351B
公开(公告)日：2016-08-17
申请号：CN201310449731.X
申请日：2013-09-26
Applicant: 西安空间无线电技术研究所
Abstract: 本发明一种多量化表的图像压缩方法，步骤如下：1）利用已经重构好的相邻像素，对待编码像素X进行预测得到预测值，并获得预测残差2）通过待编码像素的相邻区域的平坦度C选择量化表；3）根据选择的量化表对预测残差Err进行量化，获得量化值qErr，并对量化值进行编码，获得压缩码流，将压缩码流存储并发送至外部接收端；4）利用量化值和预测值重建像素，为后续像素预测提供重构好的相邻像素。本发明能显著提高重建图像的图像质量或降低编码码率。此外，本发明编码过程简单，设备复杂度低，而压缩性能与标准方法相当。可应用于航天航天遥感图像传输系统，也可应用于医学图像处理。
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公开(公告)号：CN104202059A
公开(公告)日：2014-12-10
申请号：CN201410491041.5
申请日：2014-09-23
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 本发明公开了一种用于构造围长12 QC-LDPC码的确定性设计方法，包括步骤如下：确定维数为J×J指数矩阵E1，满足CPM尺寸为X时，二部图不含4环；利用指数矩阵E1，生成指数矩阵E2；利用E2和CPM的尺寸X，生成校验矩阵H2；H2对应于围长12(3,J)QC-LDPC码，码率为1-3/J、码长为J3X；利用指数矩阵E2和Mask矩阵，通过删除E2中的相应列和行，得到指数矩阵E3；利用E3和CPM的尺寸X，生成校验矩阵H3；H3对应于围长12(3,L)QC-LDPC码，码率为1-3/L、码长为JL2X,其中L为小于等于J的任意正整数。本发明实现了具有大围长和准循环结构的LDPC码。
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Patent Agency Ranking
公开(公告)号：CN103475612A
公开(公告)日：2013-12-25
申请号：CN201310446295.0
申请日：2013-09-26
Applicant: 西安空间无线电技术研究所
IPC: H04L27/22
Abstract: 一种高速并行OQPSK解调时钟的恢复系统，包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块。并行延迟模块对匹配滤波输出的4AR路基带数据中的4AR路并行Q路数据延迟T/2后形成新的4AR路并行Q′路数据，与原4AR路并行I路数据一起送入并行插值计算模块，得到差值后的4AR路数据送入并行时钟误差提取模块得到并行时钟误差εT，同时将差值后的并行数据进行时钟锁定指示计算、累加积分得到门限值，将εT经过并行低通滤波后送给并行插值系数产生模块，产生新的4AR路插值系数反馈给并行插值计算模块。当门限达到稳定值、时钟环路锁定后，并行插值计算模块输出数据最大值，实现时钟恢复。
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公开(公告)号：CN102801981A
公开(公告)日：2012-11-28
申请号：CN201210315057.1
申请日：2012-08-30
Applicant: 西安空间无线电技术研究所
Abstract: 一种基于JPEG-LS算法的多路压缩内核并行编码的控制方法，该方法采用基于JPEG-LS标准算法实现的压缩内核，形成一种N路压缩内核并行编码的控制方法来完成图像压缩：(1)将源图像分为N个R行和C列的子图像；(2)适时地完成初始化N路JPEG-LS压缩内核的相关参数，并准备编码；(3)通过写控制和读控制N个Ix_FIFO，随机启动N路JPEG-LS压缩内核，能够不间断对源图像进行编码；(4)由该控制方法实现的并行编码系统对源图像进行编码，其处理效果几乎相当于用一个基于JPEG-LS标准算法实现的压缩内核完成对源图像的编码，但是吞吐率和处理速度几乎提高了N倍。
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公开(公告)号：CN101917188B
公开(公告)日：2012-07-18
申请号：CN201010240128.7
申请日：2010-07-29
Applicant: 西安空间无线电技术研究所
Abstract: 一种解调器自恢复锁定的方法，解决了在工程应用中，往往在设备联试时突然遇到传输通道内噪声增大而造成解调器失锁又无法恢复正常锁定，开关解调器后又正常锁定的问题。造成这种问题的主要原因是噪声会在载波环路积分电路内形成累积，导致误差信号超出捕获环路带宽范围，解调器无法正常工作。本发明涉及一种解调器自恢复锁定的方法，判断环路滤波器输出是否超出设定的门限值，如果超出就对积分器清零，让解调器可以自恢复锁定。本发明通过判断环路滤波器的输出让解调器可以在低信噪比失锁状态下自恢复锁定，恢复解调功能，增加了解调器适应能力，并且避免频繁开关解调器降低其使用寿命的问题。
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公开(公告)号：CN101741801A
公开(公告)日：2010-06-16
申请号：CN200910236855.3
申请日：2009-11-04
Applicant: 西安空间无线电技术研究所
IPC: H04L27/26
Abstract: 一种32路并行数据DFT的实现结构，本发明采用全并行结构，将32路并行数据按奇偶分裂成两个8路并行数据和1个16路并行数据，然后采用基2碟形算法对8路并行数据进行处理，采用基4碟形算法对16路并行数据进行处理，最后将两个8路并行数据的处理结果乘以常系数后与16路并行数据的处理结果进行直接加减运算，得到32路并行数据的DFT结果。本发明在频域上进行并行滤波，直接交叉乘积，相比时域多项滤波方法减少了延迟时间和乘法器个数，同时降低了FPGA处理规模，提高了硬件处理速度，非常适合于高速实时数字信号处理，可以节省硬件资源。本发明的实现结构完全可以用于32路并行数据的IDFT处理。
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公开(公告)号：CN101674173A
公开(公告)日：2010-03-17
申请号：CN200910180341.0
申请日：2009-10-26
Applicant: 西安空间无线电技术研究所
IPC: H04L7/00
Abstract: 一种高速并行8PSK时钟恢复系统及恢复方法，由并行时钟误差提取模块、时钟扫描模块、时钟锁定指示提取模块和电压控制晶体振荡器VCXO组成时钟环路；并行时钟误差提取模块对高速并行数字接收机输出的基带数据进行S倍采样率采样，生成时钟误差信号ε T ，并将ε T 发送给VCXO和时钟扫描模块；时钟扫描模块，对接收的时钟误差信号ε T 进行截位，对截位后的时钟误差信号进行累加，取平均，得到时钟环路的扫描曲线；时钟锁定指示提取模块，根据时钟扫描模块生成的扫描曲线，确定时钟锁定指示门限，并将该门限发送给VCXO；VCXO根据接收的时钟误差信号ε T 不断调整输出的频率，当时钟锁定指示达到所述的门限时，稳定输出频率，采样时钟采在最大点上，实现时钟恢复。
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