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公开(公告)号：CN104485133B
公开(公告)日：2017-10-13
申请号：CN201410746950.9
申请日：2014-12-08
Applicant: 安徽大学
IPC: G11C16/20
Abstract: 本发明公开了一种双列交错复制位线电路，其时钟信号线CK直接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，在时钟信号有效时，与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，第一复制位线RBL通过第一反相器I1连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL继续放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺鲁棒性，并且可以在不改变传统放电单元RC内部结构的情况下进一步降低工艺偏差。
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公开(公告)号：CN104299644A
公开(公告)日：2015-01-21
申请号：CN201410577373.5
申请日：2014-10-24
Applicant: 安徽大学
IPC: G11C11/419
CPC classification number: G11C11/419
Abstract: 本发明公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，该电路大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，该电路通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。
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公开(公告)号：CN119692261A
公开(公告)日：2025-03-25
申请号：CN202510192343.0
申请日：2025-02-21
Applicant: 安徽大学
IPC: G06F30/32
Abstract: 本发明公开了用于电荷域SRAM存内计算的混合ADC电路及模块，涉及集成电路设计技术领域。本发明的混合ADC电路包括：参考电压选择器、数模转换器、动态比较器、移位寄存器、译码器、逐次逼近控制逻辑、随机数发生器、2个输入开关。本发明将对模拟信号的6bit量化过程分成：先进行高3bit量化、再进行低3bit量化。本发明充分复用了参考电压来进行高3bit量化，大大降低了电路所需的电容数量，节省了电路的面积开销、功耗；本发明使用随机数发生器来控制数模转换器工作，使其在进行低3bit量化时将量化出的结果作为概率比特流，以进行随机域中的串行计算，能够有效降低外围移位累加电路的面积开销及功耗。
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公开(公告)号：CN119271172B
公开(公告)日：2025-03-04
申请号：CN202411785251.5
申请日：2024-12-06
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种电荷域带符号乘法、多比特乘累加运算电路及其芯片。电荷域带符号乘法由8个PMOS管P1~P8、13个NMOS管N1~N13，以及电容C构成；其中，P1~P5以及N1~N7构成符号位运算单元，剩余元件构成数值位运算单元。电路将带符号数之间的乘法分为两个阶段，先在12T‑SRAM中进行符号位支架的乘法运算，结果输出到9T1C‑SRAM中，再进行数值位之间的乘法运算。电荷域带符号的多比特乘累加运算电路则以12T‑SRAM和9T1C‑SRAM为基本单元对SRAM电路上进行改进后得到。本发明解决了现有CIM电路难以实现输入和权重均为带符号数的乘法或Mac运算的问题。
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公开(公告)号：CN119446218A
公开(公告)日：2025-02-14
申请号：CN202510019409.6
申请日：2025-01-07
Applicant: 安徽大学
IPC: G11C11/4097
Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
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Patent Agency Ranking
公开(公告)号：CN119382707A
公开(公告)日：2025-01-28
申请号：CN202411958365.5
申请日：2024-12-30
Applicant: 安徽大学
Abstract: 本发明涉及模拟数字转换电路设计技术领域，具体涉及一种输入稀疏性自适应ADC电路及模块。本发明公开了一种输入稀疏性自适应ADC电路，包括：稀疏性检测电路部、稀疏性控制电路部、时序产生电路部、SAR‑ADC主电路部。本发明增加了对输入阵列的稀疏性检测，并能够检测出的阵列输入稀疏度，自适应地减少比较周期、缩短量化时间，从而实现在精度不变的情况下减小功耗浪费、提高量化效率。本发明解决了现有ADC处理阵列输入时存在冗余比较过程的问题。
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公开(公告)号：CN119296609A
公开(公告)日：2025-01-10
申请号：CN202411832795.2
申请日：2024-12-13
Applicant: 安徽大学
IPC: G11C11/419 , G06N3/063 , G06F15/78
Abstract: 本申请涉及一种8T‑SRAM存算单元、存内计算阵列和存内计算电路，其中，该存内计算阵列包括：包括行分布的单元阵列和双极性计算单元，单元阵列包括行分布的多个8T‑SRAM存算单元，双极性计算单元包括第一反相器、第二反相器、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电容和第二电容，第一反相器的输出端连接第二反相器的输入端，第七NMOS管的栅极、漏极和源极分别连接第一反相器的输出端、第一电容的上极板和第八NMOS管的漏极，第九NMOS管的栅极、漏极和源极分别连接第二反相器的输出端、第二电容的上极板和第十NMOS管的漏极，第一电容和第二电容分别还连接第一计算位线和第二计算位线。
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公开(公告)号：CN119248225A
公开(公告)日：2025-01-03
申请号：CN202411787533.9
申请日：2024-12-06
Applicant: 安徽大学
IPC: G06F7/502 , G06F15/78 , G11C11/412 , G11C11/417
Abstract: 本申请涉及一种五管半加器电路、数字存内计算阵列和静态随机存储器，其中，该五管半加器电路包括：第一NMOS管N1、第二NMOS管N2、第一PMOS管P1和第二PMOS管P2、第三PMOS管P3；第一NMOS管N1的源极与第一PMOS管P1的漏极以及第二PMOS管P2的漏极连接并构成第一节点SUM，第一NMOS管N1的栅极与电压源连接，第一NMOS管N1的漏极接地；第二NMOS管N2的栅极与第三PMOS管P3的栅极连接并构成第二节点D，第一PMOS管P1的源极以及第二PMOS管P2的栅极连接第二节点D；第三PMOS管P3的漏极与第二NMOS管N2的漏极连接并构成第三节点CO，第三PMOS管P3的源极接地；第二NMOS管N2的源极与第一PMOS管P1的栅极以及第二PMOS管P2的源极连接并构成第四节点C。解决了目前的半加器电路结构较为复杂的问题。
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公开(公告)号：CN119091943A
公开(公告)日：2024-12-06
申请号：CN202411210019.9
申请日：2024-08-30
Applicant: 安徽大学
IPC: G11C11/412 , H10B10/00 , G11C11/418 , G11C11/419 , G11C15/04
Abstract: 本发明属于集成电路技术领域，具体涉及一种10T‑SRAM单元、双通道读与内容寻址的逻辑电路及其芯片。10T‑SRAM单元由P1～P2和N1～N8构成。其中，P1、P2、N1～N4构成6T存储单元，剩余器件构成配置电路。N5和N6的栅极分别连接在6T存储单元中的存储节点Q和QB上；N7和N8的栅极分别接控制信号SL和SR；N5的漏极与N7的源极相连；N8的源极与N6的漏极相连；N5、N6的源极连接在传递信号线TL上，N7、N8的漏极连接在标志信号线ML上。将多个10T‑SRAM阵列排布，同行中相邻单元的TL和ML相连则构成双通道读与内容寻址的逻辑电路。本发明的电路同时具备数据存储，双通道数据读以及内容寻址功能；电路简单却功能强大，可以克服现有电路的效率和功耗缺陷。
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公开(公告)号：CN119028408A
公开(公告)日：2024-11-26
申请号：CN202411517037.1
申请日：2024-10-29
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种基于磁隧道结的温度自适应读写辅助电路及存储芯片。该方案将SRAM存储阵列中的每个存储单元的传输管全部采用FDSOI型晶体管，并由温度自适应读写辅助电路在电路执行读操作或写操作时，向存储阵列中的每个存储单元的传输管中的衬底输出一个随温度上升而上升的背栅偏置电压，其中，温度自适应读写辅助电路包括动态电压源和一个由MTJ和NMOS构成的读写辅助偏置电路；读写辅助偏置电路利用MTJ在高阻态下的温度特性，对动态电压源的输出进行分压，进而得到所需的背栅偏置电压。本发明克服了SRAM器件中温度漂移导致的读写访问速度不稳定以及漏电流影响正常数据读写的问题。
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