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公开(公告)号：CN113192888B
公开(公告)日：2024-03-22
申请号：CN202110120471.6
申请日：2021-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 一种半导体结构包括：半导体层的堆叠件，设置在衬底上方；金属栅极堆叠件，具有设置在半导体层的堆叠件上方的顶部部分和与半导体层的堆叠件交错的底部部分；内部间隔件，设置在金属栅极堆叠件的底部部分的侧壁上；气隙，被包围在内部间隔件层中；以及外延源极/漏极(S/D)部件，设置在内部间隔件层上方并与金属栅极堆叠件相邻。本申请的实施例还提供了半导体结构的形成方法。
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公开(公告)号：CN113517303B
公开(公告)日：2023-08-08
申请号：CN202110279851.4
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了包括伪导电线的3D存储器阵列及其形成方法。在实施例中，一种存储器阵列包括在半导体衬底上方的铁电(FE)材料，该FE材料包括与字线接触的竖直侧壁；在FE材料上的氧化物半导体(OS)层，该OS层接触源极线和位线，该FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及晶体管与半导体衬底之间的第一伪字线，该FE材料还包括与第一伪字线接触的第一锥形侧壁。本发明的实施例还涉及存储器阵列及其制造方法。
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公开(公告)号：CN115528034A
公开(公告)日：2022-12-27
申请号：CN202210187037.4
申请日：2022-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507 , H01L27/11502 , H01L29/786
Abstract: 本公开提供一种记忆体单元、记忆体装置和其形成方法，记忆体单元包括半导体基板上方的薄膜晶体管。薄膜晶体管包括接触字元线的记忆体膜、接触源极线和位元线的氧化物半导体层，以及介于记忆体膜和氧化物半导体层之间的导电特征。记忆体膜设置在氧化物半导体层和字元线之间。介电质材料覆盖源极线、记忆体膜和氧化物半导体层的侧壁。
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公开(公告)号：CN114464628A
公开(公告)日：2022-05-10
申请号：CN202111195967.6
申请日：2021-10-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11597 , H01L27/1159 , G11C5/02
Abstract: 提供一种存储器器件及其形成方法。存储器器件包括衬底、多层堆叠、多个存储单元以及多个导电接触窗。衬底包括阵列区与阶梯区。多层堆叠配置在阵列区中的衬底上，其中多层堆叠的端部在阶梯区上延伸以成形为阶梯结构。多个存储单元分别设置在阵列区中的多层堆叠的侧壁上，且至少沿多层堆叠的堆叠方向排列。多个导电接触窗分别位于阶梯结构上。至少两个导电接触窗彼此电性连接。
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公开(公告)号：CN114267682A
公开(公告)日：2022-04-01
申请号：CN202110795822.3
申请日：2021-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 本发明实施例阐述一种包括字线、源极线、位线、存储层、沟道材料层的存储器件。字线在第一方向上延伸，且衬层设置在字线的侧壁上。存储层在衬层之间设置在字线的侧壁上且在第一方向上沿着衬层的侧壁延伸。衬层通过存储层间隔开且衬层夹置在存储层与字线之间。沟道材料层设置在存储层的侧壁上。介电层设置在沟道材料层的侧壁上。源极线及位线设置在介电层的相对的侧处且设置在沟道材料层的侧壁上。源极线及位线在与第一方向垂直的第二方向上延伸。衬层的材料具有比存储层的材料的介电常数低的介电常数。
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公开(公告)号：CN113594166A
公开(公告)日：2021-11-02
申请号：CN202110327370.6
申请日：2021-03-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11517 , H01L27/11551 , H01L27/11526 , H01L27/11563 , H01L27/11573 , H01L27/11578
Abstract: 本公开涉及包括外延源极线和位线的存储阵列。公开了一种3D存储阵列及其形成方法，其中，水平合并并且垂直不合并的外延源极/漏极区域被用作源极线和位线。在实施例中，一种存储阵列包括：第一沟道区域，在半导体衬底之上；第一外延区域，电耦合到第一沟道区域；第二外延区域，在与半导体衬底的主表面垂直的方向上位于第一外延区域正上方；电介质材料，在第一外延区域和第二外延区域之间，第二外延区域通过电介质材料与第一外延区域隔离；栅极电介质，围绕第一沟道区域；以及栅极电极，围绕栅极电介质。
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公开(公告)号：CN113555383A
公开(公告)日：2021-10-26
申请号：CN202110696746.0
申请日：2021-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22
Abstract: 一种磁性穿隧接面存储器装置，包含位于基板上的至少一磁性穿隧接面反或闸串，其中每一个磁性穿隧接面反或闸串包含：各自的半导体材料层，半导体材料层包含半导体源极区、多个半导体通道、以及多个半导体漏极区；多个磁性穿隧接面存储器单元，包含各自的第一电极，分别地位于所述半导体漏极区的一者上；以及金属位元线，接触所述磁性穿隧接面存储器单元的每一个第二电极。磁性穿隧接面反或闸串的垂直堆叠可沿着通道方向重复，以提供三维的磁性穿隧接面存储器装置。
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公开(公告)号：CN113517299A
公开(公告)日：2021-10-19
申请号：CN202110039606.6
申请日：2021-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/11597 , H01L27/1159
Abstract: 一种形成铁电随机存取存储器(FeRAM)器件的方法，包括：依次在衬底上形成第一层堆叠和第二层堆叠，其中，第一层堆叠和所述第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过该第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬该沟槽的侧壁和底部；在铁电材料的上方的沟槽中共形地形成沟道材料；用第二介电材料填充该沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。本发明的实施例还涉及铁电随机存取存储器器件。
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公开(公告)号：CN113421895A
公开(公告)日：2021-09-21
申请号：CN202110705545.2
申请日：2021-06-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种存储器器件和制造方法以及存储器结构。所述存储器器件包括衬底、晶体管和存储单元。所述衬底具有半导体器件和设置在所述半导体器件上的介电结构。所述晶体管设置在所述介电结构之上并与所述半导体器件电耦合。所述半导体器件包括栅极、沟道层、多个源极和漏极区、和栅极介电层与第一铁电层的堆叠。所述栅极和所述多个源极和漏极区设置在所述介电结构之上。所述沟道层位于所述多个源极和漏极区之间。所述栅极介电层与第一铁电层的堆叠设置在所述栅极与所述沟道层之间。所述存储单元设置在所述晶体管之上并电连接到所述多个源极和漏极区中的一者。所述存储单元包括铁磁层或第二铁电层。
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公开(公告)号：CN113380307A
公开(公告)日：2021-09-10
申请号：CN202110603535.8
申请日：2021-05-31
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种存储器器件，包括：位线、源极线、多个字线、和存储器单元。该存储器单元包括并联连接在位线和源极线之间的多个存储器串。多个存储器串中的每一个包括串联连接在位线和源极线之间、并且对应地电连接至多个字线的多个存储器元件。本发明的实施例还涉及集成电路(IC)器件以及操作存储器单元的方法。
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