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公开(公告)号：CN107104183B
公开(公告)日：2019-09-27
申请号：CN201710096969.7
申请日：2017-02-22
Applicant: 三星电子株式会社
IPC: H01L45/00
Abstract: 本公开提供一种存储器件。该存储器件包括：第一电极线层，包括在第一方向上在基板上延伸并彼此间隔开的多个第一电极线；第二电极线层，包括在第二方向上在第一电极线层上延伸并彼此间隔开的多个第二电极线，该第二方向不同于第一方向；以及存储单元层，包括位于多个第一电极线和多个第二电极线之间的多个交叉点处的多个第一存储单元，每个第一存储单元包括顺序地堆叠的选择器件层、中间电极和可变电阻层。可变电阻层的侧表面垂直于基板的顶表面或被倾斜以朝向可变电阻层的上部逐渐更宽。第一存储单元具有侧表面斜坡从而具有朝向其上部逐渐减小的宽度。
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公开(公告)号：CN106486153B
公开(公告)日：2019-04-19
申请号：CN201610768898.6
申请日：2016-08-30
Applicant: 三星电子株式会社
IPC: G11C11/16
Abstract: 一种半导体存储器件包括存储单元中的短路可变电阻器元件。所述半导体存储器件包括：主单元和参考单元，其每个包括单元晶体管和可变电阻器元件。通过施加磁性隧道结(MTJ)元件的击穿电压、并联地连接到导电通孔元件、连接到在单元晶体管与可变电阻器元件之间的节点处的参考位线或者利用导电通孔元件替换可变电阻器元件，使所述参考单元的可变电阻器元件短路。感测放大器通过检测和放大在主单元的位线中流动的电流以及在参考电阻器所连接到的参考位线中流动的电流，来提高主单元的感测容限。
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公开(公告)号：CN108665921A
公开(公告)日：2018-10-16
申请号：CN201810228420.3
申请日：2018-03-20
Applicant: 三星电子株式会社
CPC classification number: H01L25/0657 , H01L23/5226 , H01L27/228 , H01L43/08 , H01L2225/06524
Abstract: 一种半导体器件包括含第一基板的第一半导体芯片。第一磁隧道结在第一基板上。第二半导体芯片包括第二基板。第二磁隧道结在第二基板上。第二半导体芯片放置在第一半导体芯片上以形成芯片堆叠。第一磁隧道结的磁化翻转所需的第一临界电流密度不同于第二磁隧道结的磁化翻转所需的第二临界电流密度。
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公开(公告)号：CN107123661A
公开(公告)日：2017-09-01
申请号：CN201710073127.X
申请日：2017-02-10
Applicant: 三星电子株式会社
IPC: H01L27/24
CPC classification number: H01L45/1233 , H01L27/2427 , H01L27/2481 , H01L43/08 , H01L43/10 , H01L45/04 , H01L45/06 , H01L45/126 , H01L45/1293 , H01L45/141 , H01L45/143 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/1608 , H01L45/1675 , H01L27/2463
Abstract: 一种可变电阻存储器件包括第一存储单元和第二存储单元。第一存储单元在第一导电线和第二导电线之间，并且在第一导电线和第二导电线交叠的区域处。第二存储单元在第二导电线和第三导电线之间，并且在第二导电线和第三导电线交叠的区域处。每个第一存储单元包括第一可变电阻图案和第一选择图案。每个第二存储单元包括第二可变电阻图案和第二选择图案。第二存储单元中的至少一个从最靠近的一个第一存储单元偏移。
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公开(公告)号：CN107104123A
公开(公告)日：2017-08-29
申请号：CN201710092603.2
申请日：2017-02-21
Applicant: 三星电子株式会社
IPC: H01L27/24
CPC classification number: H01L27/2427 , G11C11/1659 , G11C13/0002 , G11C13/003 , G11C2213/17 , G11C2213/71 , G11C2213/76 , G11C2213/79 , H01L27/0688 , H01L27/101 , H01L27/11582 , H01L27/2454 , H01L27/2481 , H01L27/249 , H01L43/08 , H01L45/06 , H01L45/1233 , H01L45/1246 , H01L45/126 , H01L45/144 , H01L45/1675 , H01L27/2472
Abstract: 本公开涉及存储器件。一种存储器件可以包括：衬底；第一导线，其在衬底上并且在第一方向上延伸；第二导线，其在第一导线上方并且在交叉第一方向的第二方向上延伸；第三导线，其在第二导线上方并且在第一方向上延伸；第一存储单元，其在第一导线和第二导线的交点处并且包括第一选择元件层和第一可变电阻层；以及第二存储单元，其在第二导线和第三导线的交点处并且包括第二选择元件层和第二可变电阻层。第一选择元件层在垂直于第一和第二方向的第三方向上的第一高度不同于第二选择元件层在第三方向上的第二高度。
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Patent Agency Ranking
公开(公告)号：CN101393772B
公开(公告)日：2013-09-04
申请号：CN200810213858.0
申请日：2008-09-11
Applicant: 三星电子株式会社
IPC: G11C11/56
CPC classification number: G11C11/5678 , G11C11/56 , G11C13/0004
Abstract: 本发明提供一种多级存储器件及其操作方法。该器件包括一种存储结构，其中其电阻等级在其最小值附近的分布密度高于其电阻等级的最大值附近的分布密度。
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公开(公告)号：CN101354917A
公开(公告)日：2009-01-28
申请号：CN200810131101.7
申请日：2008-07-28
Applicant: 三星电子株式会社
IPC: G11C16/02 , G11C16/04 , H01L27/24 , H01L27/22 , H01L23/522 , H01L21/84 , H01L21/768
CPC classification number: G11C13/003 , G11C11/1675 , G11C13/0004 , G11C13/0007 , G11C2213/31 , G11C2213/32 , G11C2213/71 , G11C2213/75 , H01L27/228 , H01L27/2454 , H01L27/2481 , H01L45/04 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/147
Abstract: 本发明公开包括叠置NAND型电阻存储器单元串的非易失性存储器件及其制造方法。一种非易失性存储器件，包括基板、位于基板上的绝缘层以及多个串联连接的电阻存储器单元，以限定NAND型电阻存储器单元串，该多个串联连接的电阻存储器单元叠置在绝缘层中，以使得多个电阻存储器单元中的第一个位于基板上且多个电阻存储器单元中的下一个位于多个电阻存储器单元中的第一个上。位于绝缘层上的位线电连接到多个电阻存储器单元中的最后一个。多个电阻存储器单元中的至少一个可包括开关设备和数据存储元件，该数据存储元件包括与开关设备并联连接的可变电阻器。也讨论了相关设备和制造方法。
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公开(公告)号：CN1173396C
公开(公告)日：2004-10-27
申请号：CN01101676.0
申请日：2001-01-15
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L21/28 , H01L23/52
CPC classification number: H01L21/76897 , H01L2924/0002 , H01L2924/00
Abstract: 集成电路器件及其制造方法，选择性地腐蚀绝缘层以增加与半导体区相邻的自对准接触区域。互连图形形成在具有设置在互连图形之间的半导体区的衬底上。在成对互连图形和衬底上形成腐蚀终止层，在成对互连图形和半导体区上形成牺牲绝缘层。腐蚀牺牲绝缘层以露出在成对互连图形表面上延伸的部分腐蚀终止层。侧壁绝缘间隔层形成在互连图形之间的间隙区上部中的成对互连图形的侧壁部分上和覆盖半导体区的部分牺牲绝缘层上。
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公开(公告)号：CN1146968C
公开(公告)日：2004-04-21
申请号：CN99109412.3
申请日：1999-06-29
Applicant: 三星电子株式会社
IPC: H01L21/331 , H01L29/78
CPC classification number: H01L29/6659 , H01L21/26506 , H01L21/823807 , H01L21/823892 , H01L29/0847 , H01L29/1079 , H01L29/7833
Abstract: 向半导体衬底中注入第一导电杂质离子，由此形成阱区，其上再形成栅极。向栅极两侧的阱区中注入第一非导电杂质，以便控制其中的衬底缺陷，从而形成具有第一深度的第一沉淀区。向栅极两侧的阱区中注入第二非导电杂质离子，从而形成具有比第一深度相对浅的第二深度的源/漏区。向源/漏区中注入第二非导电杂质，以便控制其中的衬底缺陷，从而形成第二沉淀区。这种衬底缺陷如位错、扩展缺陷和堆垛层错同P-N结区隔离开，由此形成稳定P-N结。
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公开(公告)号：CN111211220B
公开(公告)日：2025-05-13
申请号：CN201910863772.0
申请日：2019-09-12
Applicant: 三星电子株式会社
Abstract: 提供了磁随机存取存储器(MRAM)装置。MRAM装置可包括：磁隧道结(MTJ)，其包括在竖直方向上按次序堆叠的自由层和钉扎层；以及导电层，其邻近于MTJ的自由层。导电层可包括水平部分以及远离水平部分突出并且在垂直于竖直方向的水平方向上彼此间隔开的第一突出部分和第二突出部分。自由层的一侧和水平部分的一侧可形成笔直的一侧。
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