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公开(公告)号：CN110853683B
公开(公告)日：2025-05-02
申请号：CN201910738613.8
申请日：2019-08-12
Applicant: 三星电子株式会社
IPC: G11C5/02
Abstract: 本公开提供了非易失性存储器。一种非易失性存储器包括垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组的第一半导体层。第二半导体层包括分别在第一存储器组、第二存储器组、第三存储器组和第四存储器组下面的第一区域、第二区域、第三区域和第四区域。第一区域包括通过特定字线连接到第二存储器组、第三存储器组和第四存储器组中的一个存储器组的存储器单元的一个驱动电路以及通过第一位线连接到第一存储器组的存储器单元的另一个驱动电路，其中特定字线和第一位线在相同的水平方向上延伸。
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公开(公告)号：CN110619913B
公开(公告)日：2025-04-01
申请号：CN201910509505.3
申请日：2019-06-13
Applicant: 三星电子株式会社
Abstract: 提供了其中具有增强的擦除控制电路的非易失性存储器器件。一种存储器器件包括在下层衬底上的非易失性存储器单元的垂直NAND串阵列。提供了一种擦除控制电路，其被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用具有不相等幅度的相应擦除电压驱动电耦合到非易失性存储器单元的垂直NAND串阵列的多条位线。这种擦除控制电路还可以被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用第一擦除电压驱动所述多条位线中的第一位线达第一持续时间，并且用第二擦除电压驱动所述多条位线中的第二位线达与所述第一持续时间不相等的第二持续时间。
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公开(公告)号：CN112466876B
公开(公告)日：2024-09-24
申请号：CN202010406631.9
申请日：2020-05-14
Applicant: 三星电子株式会社
Abstract: 公开了一种三维半导体装置，所述三维半导体装置包括穿透堆叠结构并沿与第一基底的顶表面垂直的方向延伸的沟道区、位于堆叠结构上的第一层间介电层以及位于第一层间介电层上的外围电路结构。外围电路结构包括位于第二基底的第一表面上的外围电路元件。外围电路元件电连接到沟道区和栅电极中的至少一个栅电极。第一基底具有与其顶表面平行的第一晶面。第二基底具有与其第一表面平行的第二晶面。第一晶面的原子的布置方向与第二晶面的原子的布置方向交叉。
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公开(公告)号：CN118072774A
公开(公告)日：2024-05-24
申请号：CN202311029260.7
申请日：2023-08-16
Applicant: 三星电子株式会社
Abstract: 非易失性存储器装置包括第一半导体层和第二半导体层。第一半导体层包括字线、位线和存储器单元阵列，存储器单元阵列包括彼此间隔开的一个或多个存储器块、位于一个或多个存储器块之间的一个或多个伪块、以及通孔穿通区域。第二半导体层位于包括控制电路的第一半导体层下方。控制电路基于与通孔穿通区域在第一方向上的相对距离将一个或多个伪块中的每一个划分为直接接触通孔穿通区域的相邻的子块、以及非相邻的子块，并且使用非相邻的子块中的每一个作为子块来存储数据。
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公开(公告)号：CN109801917B
公开(公告)日：2024-03-29
申请号：CN201811358189.6
申请日：2018-11-15
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件及其制造方法，该器件包括：第一半导体层，该第一半导体层包括上基板和存储单元阵列，该存储单元阵列包括堆叠在上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在垂直于上基板的顶表面的方向上延伸的多个柱；以及在第一半导体层下面的第二半导体层，第二半导体层包括下基板、在下基板和上基板之间的至少一个接触插塞以及在下基板上并配置为通过所述至少一个接触插塞输出用于所述多个柱的公共源极电压的公共源极线驱动器。
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Patent Agency Ranking
公开(公告)号：CN110399093B
公开(公告)日：2024-03-26
申请号：CN201910327392.5
申请日：2019-04-23
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 本公开提供了一种包括非易失性存储器件和控制器的存储设备。该存储设备包括：包括存储块的非易失性存储器件，每个存储块包括存储单元；以及从外部主机设备接收第一写入请求的控制器。根据所述第一写入请求，该控制器将第一清除命令发送到该非易失性存储器件，并将与所述第一写入请求相关联的第一写入数据和第一写入命令发送到该非易失性存储器件。该非易失性存储器件被配置为响应于第一清除命令，清除先前写入到存储块中的第一存储块的第一存储单元的第一数据。所述非易失性存储器件还被配置为响应于所述第一写入命令，将所述第一写入数据写入到所述第一存储块的第二存储单元。
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公开(公告)号：CN117637002A
公开(公告)日：2024-03-01
申请号：CN202311093076.9
申请日：2023-08-28
Applicant: 三星电子株式会社
Abstract: 提供了存储装置及其操作方法。所述存储装置包括存储控制器和多个非易失性存储器件(NVM)。在存储控制器处从主机接收多个原始数据块。在存储控制器处基于多个原始数据块生成原始奇偶校验块。多个原始数据块和原始奇偶校验块被存储在多个NVM中的相应的NVM中，其中，多个原始数据块中的第一原始数据块被存储在多个NVM中的第一NVM中，其中，原始奇偶校验块被存储在多个NVM中的第二NVM中。在存储了多个原始数据块和原始奇偶校验块之后，在存储控制器处从主机接收与第一原始数据块相对应的新数据块。新数据块被存储在第一NVM中。在第二NVM处基于原始奇偶校验块并且基于第一原始数据块与新数据块之间的差异生成新奇偶校验块。
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公开(公告)号：CN115968203A
公开(公告)日：2023-04-14
申请号：CN202210911799.4
申请日：2022-07-29
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置和具有半导体装置的电子系统。所述半导体装置可以包括：堆叠体，在基底上沿第一方向延伸；分隔结构，在第一方向上延伸并且分别设置在堆叠体之间；垂直沟道，穿透每个堆叠体；位线，在与第一方向交叉的第二方向上延伸，每个垂直沟道与一对位线叠置；以及接触插塞，将位线连接到垂直沟道。每个堆叠体可以包括：多个电极，堆叠在基底上；以及至少两个上分隔图案，将所述多个电极中的上电极在第二方向上划分为多个部分。垂直沟道可以根据在第二方向上距一个分隔结构的距离而被分类为多种类型，并且每条位线可以连接到所有类型的垂直沟道。
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公开(公告)号：CN107230499B
公开(公告)日：2022-07-12
申请号：CN201710169293.X
申请日：2017-03-21
Applicant: 三星电子株式会社
Abstract: 公开一种非易失性存储器装置及其编程验证操作的方法。所述非易失性存储器装置可包括：单元阵列、第一页缓冲器以及第二页缓冲器。第一页缓冲器可连接到单元阵列的第一存储器单元，并且可存储在编程验证操作期间通过感测第一存储器单元的编程操作是否完成而生成的第一感测数据。第二页缓冲器可连接到单元阵列的第二存储器单元。在编程验证操作期间，第二页缓冲器可基于通过感测第二存储器单元的编程操作是否完成而生成的第二感测数据来生成并存储第一验证数据，可从第一页缓冲器接收第一感测数据，并且可存储通过累积第一感测数据和第一验证数据而生成的第二验证数据。
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公开(公告)号：CN107393583B
公开(公告)日：2022-04-12
申请号：CN201710343080.4
申请日：2017-05-16
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4074 , G11C11/408 , G11C11/4093
Abstract: 本公开涉及存储器件。一种存储器件具有行解码器、页缓冲器和外围电路被设置在存储单元阵列之下的垂直结构。行解码器和页缓冲器可以不对称地设置。外围电路设置在其中不设置行解码器和页缓冲器的区域中。行解码器和页缓冲器可以关于面的界面对称地设置。外围电路可以设置在包括面的界面的一部分的区域中。
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