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公开(公告)号：CN109977059A
公开(公告)日：2019-07-05
申请号：CN201910243521.2
申请日：2019-03-28
Applicant: 清华大学
Abstract: 一种用于串行接口的并行数据位宽变换电路，包括发射端并行数据位宽变换电路和接收端并行数据位宽变换电路。在高速串行接口发射端，数据源根据要求输入10/20/40位的并行数据，经过发射端并行数据位宽变换电路，输出40位的并行数据，供实现并串转换功能的发射机使用。在高速串行接口接收端，实现串并转换功能的接收机恢复出40位的并行数据，经过接收端并行数据位宽变换电路，根据要求输出10/20/40位并行数据，供信号处理电路使用。该并行数据位宽变换电路结构简单，延时较小，易于实现。
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公开(公告)号：CN107769806A
公开(公告)日：2018-03-06
申请号：CN201710964551.3
申请日：2017-10-17
Applicant: 清华大学
Abstract: 本发明涉及高速串行通信中基于二维非对称可变模板的片上眼图监测，属于集成电路设计技术领域。本发明提出的EOM通过两路DAC可调节纵轴的参考电压，通过两路PI可调节横轴的采样时钟，实现非对称的参照模板，从而形成最终非对称的眼图，更接近实际眼图的测量情况。同时，可设置模板数目的增加也提高了最终形成眼图的精度。电路的电压比较和采样电路部分采用CML电路，逻辑运算和分频均采用CMOS电路，实现了较低功耗的目的。
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公开(公告)号：CN106603095A
公开(公告)日：2017-04-26
申请号：CN201611104172.9
申请日：2016-12-05
Applicant: 清华大学
IPC: H04B1/04
CPC classification number: H04B1/0483
Abstract: 本发明涉及一种高速低功耗PAM4发射机，用于高速串行接口，属于模拟电路设计领域；该发射机使用PAM4编码，在8:2合路(并行8路数据合成2路数据)时使用4:1合路器代替8:4和4:2的两级2:1合路器，从而简化了合路器及相应时钟链路的结构，大大节约了功耗和面积。
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公开(公告)号：CN103491038B
公开(公告)日：2016-05-18
申请号：CN201310483312.8
申请日：2013-10-16
Applicant: 清华大学
IPC: H04L25/03
Abstract: 一种用于高速串行接口接收端的1/4速率4抽头判决反馈均衡器，包括四条结构相同的通路，每条通路均由1个采样保持模块、1个加法器以及2个锁存器组成，首先通过采样保持模块，利用1对相移为90度的1/4速率时钟信号对当前输入的高速串行数据进行采样，得到1/4速率的数据；而上一周期判决出1/4速率的数据通过2个级联的锁存器得到不同延迟的数据；组合4个通路的延迟数据可以在每个通路中实现4个抽头的反馈信号并反馈给前面的加法器；加法器将当前的1/4速率的数据和4个反馈信号求和，得到当前判决出的1/4速率的数据，进而实现判决反馈；本发明利用1/4速率时钟进行采样同时具有4个抽头的判决反馈均衡器，可同时满足低功耗和强均衡能力的要求。
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Patent Agency Ranking
公开(公告)号：CN103036512B
公开(公告)日：2016-01-06
申请号：CN201210548311.2
申请日：2012-12-17
Applicant: 清华大学深圳研究生院
IPC: H03F1/30
Abstract: 本发明公开了一种具有大失调电压校正范围的动态比较器，包括预放大器、锁存器和基于逐次逼近逻辑的失调校正电路，其特征在于，本发明的预放大电路在其负载MOS管漏极和输出节点之间插入了共源共栅（cascode）MOS管，在cascode MOS管的漏极（即预放大器的输出节点）和源极都连接用于校正失调电压的电容器阵列。由于cascode管对其源极阻抗的变换作用，其漏极所接电容器阵列对比较器失调电压具有大校正范围，其源极所接电容器阵列能减小比较器校正后的剩余失调电压，且漏极和源极的电容器阵列中最大电容和最小电容的比值始终，容易实现，电容器阵列具有较高的匹配度。
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公开(公告)号：CN103107786B
公开(公告)日：2015-09-02
申请号：CN201210569383.5
申请日：2012-12-25
Applicant: 清华大学深圳研究生院
IPC: H03F3/45
Abstract: 本发明公开了一种预放大器通过控制幅度的失调校正方法，所述预放大器包括第一PMOS晶体管，第二PMOS晶体管，第三NMOS晶体管，第四NMOS晶体管和第五NMOS晶体管，通过对负载管第一PMOS晶体管MP1与第二PMOS晶体管MP2栅极上的控制信号的幅度进行调节控制，从而调节负载管的导通电阻，进而在电路中出现失调左右两侧支路的电流不等时，也能确保电源到左右两侧输出端节点处的压降相等，从而确保正向输出电压Voutp和反向输出电压Voutn相等，对失调进行校正。本发明的预放大器通过控制幅度的失调校正方法中，不需要在预放大器电路中增设可控电容或MOS管，因此不会对输入端电压造成负载效应。
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公开(公告)号：CN103107773B
公开(公告)日：2015-07-08
申请号：CN201210562738.8
申请日：2012-12-21
Applicant: 清华大学深圳研究生院
IPC: H03B5/04
Abstract: 一种压控振荡器，包括电流源、第一电流镜MOS管、第二电流镜MOS管、第一MOS管、第二MOS管、第三MOS管、第四MOS管和LC谐振回路，所述第一MOS管和所述第二MOS管构成一个差分负阻电路，所述第三MOS管和所述第四MOS管构成另一个差分负阻电路，两个差分负阻电路和所述LC谐振回路并联，所述第一电流镜MOS管的源极通过第一电阻接电源，所述第二电流镜MOS管的源极通过第二电阻接电源，所述第三MOS管的源极通过第三电阻接地，所述第四MOS管的源极通过第四电阻接地。通过在主要提供1/f噪声的MOS管的源极串联电阻，降低了压控振荡器的低频相位噪声。
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公开(公告)号：CN103001628B
公开(公告)日：2015-07-01
申请号：CN201210501963.0
申请日：2012-11-30
Applicant: 清华大学深圳研究生院
Abstract: 一种高速串行接口的多相时钟产生电路中采用的鉴相和启动电路，包括具有三个输入端和两个输出端的鉴相器和连接于鉴相器输入端的启动电路，该启动电路包含一与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器。本发明电路在多相时钟产生电路开始工作时控制进入鉴相器的时钟信号的起始状态，从而能够有效地防止多相时钟电路发生错误锁定和谐波锁定，鉴相器采用电流模逻辑技术，工作频率高，引入的失配抖动非常小。
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公开(公告)号：CN103633945A
公开(公告)日：2014-03-12
申请号：CN201310629540.1
申请日：2013-11-29
Applicant: 清华大学
Abstract: 本发明公开了一种源同步高速串行接口时钟通路前端放大电路，包括：低通滤波器模块，用于从高速输出CP/CN提取用于表征占空比的低频分量；放大器模块，用于实现低频分量的放大和共模电平的调整；交流耦合模块，用于实现共模电平的移位和第一级级放大器输入翻转点的调整；级放大电路，用于实现小信号的放大。本发明提出了一种带占空比校准的前端放大电路。采用pi阻抗匹配实现共模阻抗和差模阻抗的分别匹配降低反射，采用两级ESD保护降低寄生效应，中低合适的处理可以降低链路的抖动预算。
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