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公开(公告)号：CN110187732B
公开(公告)日：2020-12-08
申请号：CN201910428411.3
申请日：2019-05-22
Applicant: 清华大学
IPC: G05F1/56
Abstract: 一种混合电压模和电流模的四电平幅度调制(PAM‑4)驱动电路，包括电压模支路和电流模支路。电压模支路包括两个输入反相器(Mp1,Mn1,Mp2,Mn2)和两个串联电阻R1，差分输入信号为(VMSBp，VMSBn)；电流模支路包括作为偏置电流源的Mp5管，差分输入对管Mp3和Mp4，和一对匹配电阻R2，差分输入信号为(VLSBp，VLSBn)。驱动电路的差分输出信号为(Voutp，Voutn)。输入信号分别通过电压模和电流模的方式调制输出电平的幅度，从而产生四电平。本发明结合了传统的电压模驱动电路和电流模驱动电路，电压模驱动电路作为2倍权重支路，具有很好的线性度以及较低的功耗；电流模驱动电路作为1倍权重支路，扩大了驱动电路的差分最大输出摆幅，其最大差分输出摆幅可达1.5倍的电源电压。
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公开(公告)号：CN111314252A
公开(公告)日：2020-06-19
申请号：CN201911215963.2
申请日：2019-12-02
Applicant: 深圳清华大学研究院
Abstract: 本发明公开了一种用于高速串口收发机的自适应均衡方法及系统：该方法首先构建包含信道数据、均衡系数数据、高速串口模型、模型仿真得到的误码率的数据训练集；然后用该数据训练集对高速串口收发机均衡系统的算法进行训练；接着把训练好的算法下载到高速串口芯片的处理器中；最后在高速串口应用时，该处理器使用均衡算法对高速串口收发机均衡系统进行自适应调整，得到整体收发机的最优均衡效果。本发明使用有限的数据训练集，通过对神经网络的训练得到拟合算法，使用该算法可对实际中多种高速串口收发机的均衡系统进行优化配置，具有适用范围广、均衡效果好的特点。
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Patent Agency Ranking
公开(公告)号：CN111314252B
公开(公告)日：2022-12-30
申请号：CN201911215963.2
申请日：2019-12-02
Applicant: 深圳清华大学研究院
Abstract: 本发明公开了一种用于高速串口收发机的自适应均衡方法及系统：该方法首先构建包含信道数据、均衡系数数据、高速串口模型、模型仿真得到的误码率的数据训练集；然后用该数据训练集对高速串口收发机均衡系统的算法进行训练；接着把训练好的算法下载到高速串口芯片的处理器中；最后在高速串口应用时，该处理器使用均衡算法对高速串口收发机均衡系统进行自适应调整，得到整体收发机的最优均衡效果。本发明使用有限的数据训练集，通过对神经网络的训练得到拟合算法，使用该算法可对实际中多种高速串口收发机的均衡系统进行优化配置，具有适用范围广、均衡效果好的特点。
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公开(公告)号：CN110187732A
公开(公告)日：2019-08-30
申请号：CN201910428411.3
申请日：2019-05-22
Applicant: 清华大学
IPC: G05F1/56
Abstract: 一种混合电压模和电流模的四电平幅度调制(PAM-4)驱动电路，包括电压模支路和电流模支路。电压模支路包括两个输入反相器(Mp1,Mn1,Mp2,Mn2)和两个串联电阻R1，差分输入信号为(VMSBp，VMSBn)；电流模支路包括作为偏置电流源的Mp5管，差分输入对管Mp3和Mp4，和一对匹配电阻R2，差分输入信号为(VLSBp，VLSBn)。驱动电路的差分输出信号为(Voutp，Voutn)。输入信号分别通过电压模和电流模的方式调制输出电平的幅度，从而产生四电平。本发明结合了传统的电压模驱动电路和电流模驱动电路，电压模驱动电路作为2倍权重支路，具有很好的线性度以及较低的功耗；电流模驱动电路作为1倍权重支路，扩大了驱动电路的差分最大输出摆幅，其最大差分输出摆幅可达1.5倍的电源电压。
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公开(公告)号：CN113300987A
公开(公告)日：2021-08-24
申请号：CN202110549367.9
申请日：2021-05-20
Applicant: 深圳清华大学研究院
IPC: H04L25/03
Abstract: 本申请实施方式提供一种动态电流模比较器，所述动态电流模比较器包括第一输入单元、第二输入单元、再生单元和钟控电阻单元；所述第一输入单元用于接收第一时钟信号和第一输入信号，并用于根据所述第一时钟信号和所述第一输入信号产生第一电流；所述第二输入单元用于接收所述第一时钟信号和第二输入信号，并用于根据所述第一时钟信号和所述第二输入信号产生第二电流；所述钟控电阻单元用于接收第二时钟信号，并根据所述第二时钟信号为所述动态电流模比较器提供负载电阻。如此，本申请实施方式提供的动态电流模比较器，具有延迟低、速度快的优点，可以同时加快跟踪阶段和再生阶段的速度，从而缓解判决反馈均衡器的时序压力。
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公开(公告)号：CN108537331A
公开(公告)日：2018-09-14
申请号：CN201810296728.1
申请日：2018-04-04
Applicant: 清华大学
IPC: G06N3/063
Abstract: 本发明为一种基于异步逻辑的可重构卷积神经网络加速电路，包括基本运算单元PE(Processing Element)、由PE组成的运算阵列以及可配置的池化单元PU(Pooling Unit)三个组成部分。首先该电路采用可重构电路的基本架构，能够针对不同的卷积神经网络模型将运算阵列进行重构；其次该电路整体基于异步逻辑，使用异步电路中的Click单元产生的局部时钟取代同步电路中的全局时钟并使用多个Click单元级联起来形成的异步流水线结构；最后该电路使用异步全连通的Mesh网络来实现数据的复用，通过降低访问内存的次数来减少功耗。本发明电路一方面在架构上具有灵活、并行度和数据复用率高等优点，同时又比同步逻辑实现的加速电路具有功耗优势，能在较低功耗下大大提高卷积神经网络的运算速度。
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