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公开(公告)号：CN103633945B
公开(公告)日：2016-08-17
申请号：CN201310629540.1
申请日：2013-11-29
Applicant: 清华大学 , 清华大学深圳研究生院
Abstract: 本发明公开了一种源同步高速串行接口时钟通路前端放大电路，包括：低通滤波器模块，用于从高速输出CP/CN提取用于表征占空比的低频分量；放大器模块，用于实现低频分量的放大和共模电平的调整；交流耦合模块，用于实现共模电平的移位和第一级级放大器输入翻转点的调整；级放大电路，用于实现小信号的放大。本发明提出了一种带占空比校准的前端放大电路。采用pi阻抗匹配实现共模阻抗和差模阻抗的分别匹配降低反射，采用两级ESD保护降低寄生效应，中低合适的处理可以降低链路的抖动预算。
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公开(公告)号：CN104253620A
公开(公告)日：2014-12-31
申请号：CN201410475671.3
申请日：2014-09-17
Applicant: 清华大学 , 清华大学深圳研究生院
Abstract: 一种用于高速串行接口的发射机，包括数据通路与时钟通路，数据通路包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器；时钟通路包括两路分别送至合路器一和合路器二作为采样时钟的正交时钟信号，以保证合路器一和合路器二输出的两路数据信号的准确性且相差四分之一个采样时钟周期，本发明采用基于负反馈的“合路时间窗口搜索环路”，能够自动保证数据信号和时钟信号之间时序关系，从而去掉了发射机中工作在最高速率的锁存器以及相应的时钟信号缓冲器，从而大大节约了功耗和面积。
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公开(公告)号：CN104253620B
公开(公告)日：2016-03-30
申请号：CN201410475671.3
申请日：2014-09-17
Applicant: 清华大学 , 清华大学深圳研究生院
Abstract: 一种用于高速串行接口的发射机，包括数据通路与时钟通路，数据通路包括合路器一、合路器二以及连接所述合路器一与合路器二实现二者输出数据信号合路的多路选择器；时钟通路包括两路分别送至合路器一和合路器二作为采样时钟的正交时钟信号，以保证合路器一和合路器二输出的两路数据信号的准确性且相差四分之一个采样时钟周期，本发明采用基于负反馈的“合路时间窗口搜索环路”，能够自动保证数据信号和时钟信号之间时序关系，从而去掉了发射机中工作在最高速率的锁存器以及相应的时钟信号缓冲器，从而大大节约了功耗和面积。
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公开(公告)号：CN104333524A
公开(公告)日：2015-02-04
申请号：CN201410641518.3
申请日：2014-11-13
Applicant: 清华大学
IPC: H04L25/03
CPC classification number: Y02D50/10
Abstract: 一种新型的高速串行接口发射机，包括合路器和电压模驱动器，同时还包括前馈均衡器和反馈均衡器，所述前馈均衡器集成于电压模驱动器中，输入端连接合路器输出的高速码流串行数据，并能对输出阻抗和均衡系数进行独立调节，所述反馈均衡器包括均连接在电压模驱动器输出端的低通滤波器和跨导级电路，其中所述低通滤波器对电压模驱动器输出的高速数据码流的低频成分进行提取，所述跨导级同时连接所述低通滤波器输出，其将所述低通滤波器的输出电压转化为电流，并将该电流与所述电压模驱动器的输出电流进行求和，本发明采用了前馈均衡与反馈均衡结合，使得趋肤效应衰减和介质损耗衰减分别通过反馈和前馈进行补偿，同时得到均衡，并大大减小了发射机的功耗。
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公开(公告)号：CN102684684B
公开(公告)日：2015-01-21
申请号：CN201210130284.7
申请日：2012-04-27
Applicant: 清华大学深圳研究生院
IPC: H03L7/00
Abstract: 本发明公开了电路设计和数据传输技术领域中的一种多通道前向时钟高速串行接口的正交时钟产生电路。包括延迟线电路、第一相位平均电路、第二相位平均电路、第一缓冲器和第二缓冲器；延迟线电路用于产生等相位差的第一相时钟、第二相时钟、第三相时钟和第四相时钟；第一相位平均电路用于输入同相的第二相时钟和同相的第三相时钟，其输出时钟的相位为第二和第三相时钟的相位的均值；第二相位平均电路用于输入反相的第一相时钟和同相的第四相时钟，其输出时钟的相位为第一相时钟反相相位和第四相时钟的相位的均值；第一和第二缓冲器分别用于输入第一和第二相位平均电路的输出时钟，并经过满摆幅放大后输出。本发明提供的电路功耗低且占用面积小。
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Patent Agency Ranking
公开(公告)号：CN102931982A
公开(公告)日：2013-02-13
申请号：CN201210478209.X
申请日：2012-11-22
Applicant: 清华大学深圳研究生院
IPC: H03L7/085
Abstract: 本发明公开了电路设计和数据传输技术领域中的一种高速串行接口接收端的时钟数据恢复电路中的时钟相位判断电路，包括第一鉴相器、第二鉴相器、第三鉴相器、第四鉴相器、第一投票单元、第二投票单元和第三投票单元。本发明先将两路高速信号解复用（Demux）成四路相对低速的信号，输入时钟相位判断电路。然后时钟相位判断电路中的鉴相器分别对这四路信号处理，判断出相应的early/late信息。最后时钟相位判断电路中的投票单元将这四组early/late信息进行投票，得出综合的early/late信息。时钟相位判断电路输出early信号表示采样时钟需要前移，输出late信号表示采样时钟需要后移，输出hold信号表示采样时钟不变。本发明提供的时钟相位判断电路不但使时钟数据恢复环路的带宽减小了一半，并且使数字模块速度降低了一半，设计简单、功耗低且占用面积小。
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公开(公告)号：CN105187342B
公开(公告)日：2018-05-29
申请号：CN201510497808.X
申请日：2015-08-13
Applicant: 清华大学
IPC: H04L25/03
Abstract: 本发明属于数据传输技术领域，特别涉及一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器，包括两条结构相同的数据通路，分别为奇数据路、偶数据路；每条数据通路包括1个增益级、1个失调消除单元、1个动态合路求和器、1个动态锁存求和器、1个缓冲器、1个动态反馈级以及1个分路器；奇、偶数据路中的增益级以及失调消除单元组成均衡前端；奇、偶数据路中的动态锁存求和器、动态反馈级以及缓冲器组成第1抽头回路；奇、偶数据路中的动态合路求和器、分路器组成第2、3抽头回路；整个3抽头模块的求和单元均为钟控实现方式。本发明具有功耗低、高工作速率以及均衡能力强的特点。
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公开(公告)号：CN105187045B
公开(公告)日：2017-12-29
申请号：CN201510497993.2
申请日：2015-08-13
Applicant: 清华大学
IPC: H03K19/003
Abstract: 本发明涉及电路设计领域，尤其涉及一种高速电路的带上拉PMOS管的动态锁存器，包括一个由正沿时钟CLKP控制的起尾电流源作用的NMOS管M0，一对由输入数据驱动的NMOS管M1和NMOS管M2，一对由负沿时钟CLKN控制的PMOS管M3和PMOS管M4，还有一个由CLKP控制的上拉PMOS管M6；本发明在动态锁存器的电路结构上作了改进，在尾电流源NMOS管M0的上方加了一个PMOS管M6，从而大大提升了动态锁存器的性能，在没有增加电路的复杂度与功耗的情况下，有效地解决了原来动态锁存器输出节点的漏电问题。
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公开(公告)号：CN105187045A
公开(公告)日：2015-12-23
申请号：CN201510497993.2
申请日：2015-08-13
Applicant: 清华大学
IPC: H03K19/003
Abstract: 本发明涉及电路设计领域，尤其涉及一种高速电路的带上拉PMOS管的动态锁存器，包括一个由正沿时钟CLKP控制的起尾电流源作用的NMOS管M0，一对由输入数据驱动的NMOS管M1和NMOS管M2，一对由负沿时钟CLKN控制的PMOS管M3和PMOS管M4，还有一个由CLKP控制的上拉PMOS管M6；本发明在动态锁存器的电路结构上作了改进，在尾电流源NMOS管M0的上方加了一个PMOS管M6，从而大大提升了动态锁存器的性能，在没有增加电路的复杂度与功耗的情况下，有效地解决了原来动态锁存器输出节点的漏电问题。
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公开(公告)号：CN104333524B
公开(公告)日：2017-07-07
申请号：CN201410641518.3
申请日：2014-11-13
Applicant: 清华大学
IPC: H04L25/03
CPC classification number: Y02D50/10
Abstract: 一种新型的高速串行接口发射机，包括合路器和电压模驱动器，同时还包括前馈均衡器和反馈均衡器，所述前馈均衡器集成于电压模驱动器中，输入端连接合路器输出的高速码流串行数据，并能对输出阻抗和均衡系数进行独立调节，所述反馈均衡器包括均连接在电压模驱动器输出端的低通滤波器和跨导级电路，其中所述低通滤波器对电压模驱动器输出的高速数据码流的低频成分进行提取，所述跨导级同时连接所述低通滤波器输出，其将所述低通滤波器的输出电压转化为电流，并将该电流与所述电压模驱动器的输出电流进行求和，本发明采用了前馈均衡与反馈均衡结合，使得趋肤效应衰减和介质损耗衰减分别通过反馈和前馈进行补偿，同时得到均衡，并大大减小了发射机的功耗。
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