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公开(公告)号：CN107769806B
公开(公告)日：2019-11-22
申请号：CN201710964551.3
申请日：2017-10-17
Applicant: 清华大学
Abstract: 本发明涉及高速串行通信中基于二维非对称可变模板的片上眼图监测，属于集成电路设计技术领域。本发明提出的EOM通过两路DAC可调节纵轴的参考电压，通过两路PI可调节横轴的采样时钟，实现非对称的参照模板，从而形成最终非对称的眼图，更接近实际眼图的测量情况。同时，可设置模板数目的增加也提高了最终形成眼图的精度。电路的电压比较和采样电路部分采用CML电路，逻辑运算和分频均采用CMOS电路，实现了较低功耗的目的。
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公开(公告)号：CN108880537A
公开(公告)日：2018-11-23
申请号：CN201810580681.1
申请日：2018-06-07
Applicant: 清华大学
IPC: H03L7/16
Abstract: 本发明涉及高速串行通信中基于相位插值器的宽频时钟产生电路，属于集成电路设计技术领域。本发明提出的基于相位插值器的宽频时钟产生电路由时钟输入预处理电路、控制字产生电路、译码电路以及相位插值器组成。时钟输入预处理电路保证输入到相位插值器的时钟在不同频率时满足相位插值器的输入波形要求。温度计码经过译码后提供给相位插值器的尾电流阵，对应不同的权重系数，从而输出不同相位的时钟。本发明的有益效果是提出的时钟产生电路在半速时钟为625MHz至5.15625GHz较宽的频率范围内，具有较好的线性度，能够实现产生不同相位的时钟的功能。
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Patent Agency Ranking
公开(公告)号：CN107766278A
公开(公告)日：2018-03-06
申请号：CN201711091775.4
申请日：2017-11-08
Applicant: 清华大学
IPC: G06F13/40
Abstract: 一种兼容直流/交流耦合的高速串行接口接收机前端电路，通过开关管切换传输模式，在直流耦合模式下，匹配电阻直接上拉至电源电压，共模电平恢复模块处于关断状态，输入的差分信号包括直流信号和交流信号两部分，直接送入到CML缓冲级；在交流耦合模式下，匹配电阻不再上拉至电源电压，而共模电平恢复模块正常工作，由电路内部的电流和电阻产生的压降来提供共模电平，与输入的差分交流信号相叠加后送入到CML缓冲级。本发明在直流耦合模式下关断了共模电平恢复模块，节省功耗；在交流耦合模式下，避免了传统结构中额外的输入端口或者数模转换器带来的面积和功耗损失，而增加的共模电平恢复模块只有μW级的功耗，并和后面的CML缓冲级具有很好的一致性。
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公开(公告)号：CN108880534B
公开(公告)日：2021-05-04
申请号：CN201810592414.6
申请日：2018-06-11
Applicant: 清华大学
IPC: H03L7/095
Abstract: 本发明属于集成电路设计技术领域，为高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路，滤波器输出的超前/滞后信号分别输入至两组移位寄存器，并作为相互的复位信号。将两组移位寄存器的输出进行或非逻辑，即得到CDR_LOCK信号。对于不同带宽的滤波器，本发明CDR锁定检测电路自动调整锁定检测电路中移位寄存器的分辨率，既能够避免当CDR锁定检测电路中的移位寄存器位数较少时，CDR已经锁定，early和late交替出现的个数却超出CDR锁定检测电路所设定的阈值，导致CDR_LOCK信号不能稳定在高电平的情况，又可以解决当移位寄存器位数较多时，无论CDR是否锁定都会输出高电平的问题，提高了CDR锁定检测电路的准确性，PCS端也能够获得正确的CDR_LOCK指示信号。
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公开(公告)号：CN107769806A
公开(公告)日：2018-03-06
申请号：CN201710964551.3
申请日：2017-10-17
Applicant: 清华大学
Abstract: 本发明涉及高速串行通信中基于二维非对称可变模板的片上眼图监测，属于集成电路设计技术领域。本发明提出的EOM通过两路DAC可调节纵轴的参考电压，通过两路PI可调节横轴的采样时钟，实现非对称的参照模板，从而形成最终非对称的眼图，更接近实际眼图的测量情况。同时，可设置模板数目的增加也提高了最终形成眼图的精度。电路的电压比较和采样电路部分采用CML电路，逻辑运算和分频均采用CMOS电路，实现了较低功耗的目的。
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公开(公告)号：CN107766278B
公开(公告)日：2020-06-05
申请号：CN201711091775.4
申请日：2017-11-08
Applicant: 清华大学
IPC: G06F13/40
Abstract: 一种兼容直流/交流耦合的高速串行接口接收机前端电路，通过开关管切换传输模式，在直流耦合模式下，匹配电阻直接上拉至电源电压，共模电平恢复模块处于关断状态，输入的差分信号包括直流信号和交流信号两部分，直接送入到CML缓冲级；在交流耦合模式下，匹配电阻不再上拉至电源电压，而共模电平恢复模块正常工作，由电路内部的电流和电阻产生的压降来提供共模电平，与输入的差分交流信号相叠加后送入到CML缓冲级。本发明在直流耦合模式下关断了共模电平恢复模块，节省功耗；在交流耦合模式下，避免了传统结构中额外的输入端口或者数模转换器带来的面积和功耗损失，而增加的共模电平恢复模块只有μW级的功耗，并和后面的CML缓冲级具有很好的一致性。
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公开(公告)号：CN108880534A
公开(公告)日：2018-11-23
申请号：CN201810592414.6
申请日：2018-06-11
Applicant: 清华大学
IPC: H03L7/095
Abstract: 本发明属于集成电路设计技术领域，为高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路，滤波器输出的超前/滞后信号分别输入至两组移位寄存器，并作为相互的复位信号。将两组移位寄存器的输出进行或非逻辑，即得到CDR_LOCK信号。对于不同带宽的滤波器，本发明CDR锁定检测电路自动调整锁定检测电路中移位寄存器的分辨率，既能够避免当CDR锁定检测电路中的移位寄存器位数较少时，CDR已经锁定，early和late交替出现的个数却超出CDR锁定检测电路所设定的阈值，导致CDR_LOCK信号不能稳定在高电平的情况，又可以解决当移位寄存器位数较多时，无论CDR是否锁定都会输出高电平的问题，提高了CDR锁定检测电路的准确性，PCS端也能够获得正确的CDR_LOCK指示信号。
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