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公开(公告)号：CN104377232A
公开(公告)日：2015-02-25
申请号：CN201310542496.0
申请日：2013-11-05
Applicant: 台湾积体电路制造股份有限公司
Inventor： 让-皮埃尔·科林格 , 江国诚 , 郭大鹏 , 卡洛斯·H.·迪亚兹
CPC classification number: H01L29/7827 , B82Y10/00 , B82Y40/00 , H01L21/3086 , H01L21/32139 , H01L29/0657 , H01L29/0676 , H01L29/42392 , H01L29/66439 , H01L29/66666 , H01L29/775 , H01L29/06
Abstract: 本发明提供了一种半导体布置，包括衬底区和从衬底区凸起的第一半导体柱形件。半导体布置包括从衬底区凸起的第二半导体柱形件。第二半导体柱形件与第一半导体柱形件分离第一距离。第一距离介于约10nm至约30nm之间。本发明还提供了一种形成半导体布置的方法。
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公开(公告)号：CN109786369B
公开(公告)日：2024-01-09
申请号：CN201810909592.7
申请日：2018-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088
Abstract: 半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同。本发明实施例涉及包括多个标准单元的半导体器件和标准单元布局技术。
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公开(公告)号：CN110660788B
公开(公告)日：2022-06-21
申请号：CN201910454755.1
申请日：2019-05-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 生成IC单元的布局图的方法包括通过以下步骤限定所述单元的边界的边界凹槽：所述边界的第一部分沿着第一方向延伸；所述边界的第二部分在垂直于所述第一方向的第二方向上远离所述第一部分延伸，所述第二部分与所述第一部分是连续的；以及所述边界的第三部分在所述第二方向上远离所述第一部分延伸，所述第三部分与所述第一部分是连续的。通过所述有源区在与所述第二方向相反的第三方向上远离所述第一部分延伸将有源区定位在所述单元中。所述布局图存储在非暂时性计算机可读介质中。本发明的实施例还提供了集成电路(IC)器件。
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公开(公告)号：CN107785376B
公开(公告)日：2020-06-19
申请号：CN201710612853.4
申请日：2017-07-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11568 , H01L27/11573
Abstract: 介绍了用于非易失性存储器阵列的晶体无结型晶体管的半导体结构和方法。根据本公开的各个实施例提供了一种制造具有低热预算的单片3D交叉条非易失性存储器阵列的方法。该方法通过从晶种晶圆转移掺杂的晶体半导体材料的层以形成无结型晶体管的源极、漏极、和连接沟道来将晶体无结型晶体管并入非易失性存储器结构。本发明实施例涉及3D交叉条非易失性存储器。
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公开(公告)号：CN110866368A
公开(公告)日：2020-03-06
申请号：CN201910750264.1
申请日：2019-08-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/30 , H03K19/00 , H03K19/177
Abstract: 触发器标准单元包括：数据输入端子，配置为接收数据信号；时钟输入端子，配置为接收时钟信号；数据输出端子；和锁存器。位写入电路配置为接收位写入信号。响应于位写入信号和时钟信号，接收的数据信号被锁存并且在输出端子处提供。保持电路配置为接收保持信号，并且响应于保持信号和时钟信号，接收的数据信号未被锁存和在数据输出端子处提供。本发明的实施例还涉及存储器器件及其操作方法。
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Patent Agency Ranking
公开(公告)号：CN105895578B
公开(公告)日：2019-07-19
申请号：CN201610081806.7
申请日：2016-02-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/027 , H01L23/528
CPC classification number: G06F17/5068 , G03F1/70 , G03F7/70433 , G06F17/50 , G06F2217/12 , H01L21/027 , H01L21/76816 , H01L21/76895 , H01L23/485 , H01L23/5226 , H01L23/528 , H01L23/5286 , H01L27/0207 , H01L27/11582 , H01L28/00
Abstract: 本发明提供了一种形成用于制造集成电路的一组掩模的方法，包括：确定原始布局设计中的第一通孔布局图案和电源轨布局图案的存在。第一通孔布局图案和电源轨布局图案彼此重叠。第一通孔布局图案是原始布局设计的第一单元布局的一部分。原始布局设计的第一单元布局和第二单元布局共用电源轨布局图案。该方法还包括更改原始布局设计以成为更改的布局设计并且基于更改的布局设计形成该组掩模。如果原始布局设计中存在第一通孔布局图案和电源轨，则更改原始布局设计包括：利用扩大的通孔布局图案来替换第一通孔布局图案。本发明还提供了利用该方法形成的集成电路。
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公开(公告)号：CN108281419A
公开(公告)日：2018-07-13
申请号：CN201711461305.2
申请日：2017-12-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H03K3/02332 , G06F17/5068 , H01L27/0233 , H03K3/01 , H03K3/356121 , H03K3/35625 , H03K19/094 , H03K23/58
Abstract: 本发明的实施例提供了触发器电路的半导体标准单元和包括该单元的集成电路。触发器电路的半导体标准单元包括：沿着第一方向彼此基本平行地延伸的半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的导电布线以及基本平行于基本垂直于第一方向的第二方向延伸并且形成在与第一层级不同的第二层级上的栅电极层。触发器电路包括由半导体鳍和栅电极层制成的晶体管，触发器接收数据输入信号，存储数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，时钟信号是由半导体标准单元接收的唯一时钟信号，并且数据输入信号、时钟信号和数据输出信号通过至少导电布线在晶体管之中传输。
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公开(公告)号：CN104377232B
公开(公告)日：2018-04-20
申请号：CN201310542496.0
申请日：2013-11-05
Applicant: 台湾积体电路制造股份有限公司
Inventor： 让-皮埃尔·科林格 , 江国诚 , 郭大鹏 , 卡洛斯·H.·迪亚兹
CPC classification number: H01L29/7827 , B82Y10/00 , B82Y40/00 , H01L21/3086 , H01L21/32139 , H01L29/0657 , H01L29/0676 , H01L29/42392 , H01L29/66439 , H01L29/66666 , H01L29/775
Abstract: 本发明提供了一种半导体布置，包括衬底区和从衬底区凸起的第一半导体柱形件。半导体布置包括从衬底区凸起的第二半导体柱形件。第二半导体柱形件与第一半导体柱形件分离第一距离。第一距离介于约10nm至约30nm之间。本发明还提供了一种形成半导体布置的方法。
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公开(公告)号：CN106876382A
公开(公告)日：2017-06-20
申请号：CN201610942278.X
申请日：2016-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528
Abstract: 一种集成电路，包括一第一导体及一第二导体，设置于上述集成电路的一层中，其中上述第一导体面朝一第一方向，上述第二导体面朝与上述第一方向垂直的一第二方向，且上述第二导体电性连接至上述第一导体；一第三导体，设置于上述集成电路的另一层中，面朝上述第二方向以及位在上述第二导体之上；一第一介层窗，连接上述第一及第三导体；以及一第二介层窗，连接上述第二及第三导体。
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公开(公告)号：CN106601742A
公开(公告)日：2017-04-26
申请号：CN201610719405.X
申请日：2016-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11 , G11C11/413
Abstract: 提供了一种静态随机存取存储器(SRAM)。SRAM包括多个位单元。每个位单元包括第一反相器、与第一反相器交叉连接的第二反相器、连接在第一反相器和位线之间的第一传输门晶体管和连接在第二反相器和互补位线之间的第二传输门晶体管。位单元分成多个顶部层单元和多个底部层单元，并且底部层单元的每个设置在单独的顶部层单元下面。顶部层单元的第一反相器设置在衬底内的对应的底部层单元的第二反相器上，并且顶部层单元的第二反相器设置在衬底内的对应的底部层单元的第一反相器上。本发明实施例涉及具有堆叠的位单元的静态随机存取存储器。
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