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公开(公告)号：CN104199740B
公开(公告)日：2019-03-01
申请号：CN201410433320.6
申请日：2014-08-28
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 提出一种共享系统地址空间的非紧耦合的多节点多处理器系统，包括服务器节点和节点间控制单元。所述服务器节点之间通过所述节点间控制单元实现资源共享和通信互连。还提出一种基于上述系统的数据读写方法。通过共享系统地址空间的方式，在非紧耦合的多节点多处理器系统内实现了内存共享与I/O共享，允许本地节点直接访问远程节点的内存资源与I/O资源。
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公开(公告)号：CN104991868B
公开(公告)日：2018-02-02
申请号：CN201510314083.6
申请日：2015-06-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0806 , G06F12/0815
Abstract: 本发明公开了一种多核处理器系统和缓存一致性处理方法。本发明提供的多核处理器系统用于执行缓存一致性处理，多核处理器系统中的cache行具有M、E、K、I和F态；第一处理器内核用于向第二处理器内核发送请求进行读操作的第一请求消息；第二处理器内核，用于将第一cache行中的数据携带在第一响应消息中发送给第一处理器内核，并将第一cache行的状态更改为K态，其中，第二处理器内核在将第一cache行的状态由M态更改为K态后，忽略将第一cache行中的数据写入内存的操作。本发明解决了现有技术中的多核处理器系统在执行缓存一致性处理时，由于内存参与处理的可能性较大，从而导致多核处理器系统的性能较差的问题。
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公开(公告)号：CN106250349A
公开(公告)日：2016-12-21
申请号：CN201610645582.8
申请日：2016-08-08
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/17
CPC classification number: G06F15/17
Abstract: 本发明公开了一种高能效异构计算系统，包括多个服务器单元，每个服务器单元对应一台服务器，每台服务器配置多个FPGA板卡；FPGA板卡作为异构加速器，采用PCIe接口通过PCIe Switch与同一个服务器单元内的CPU相连；服务器单元之间采用交换机进行互联。由于FPGA芯片具有低功耗、动态可重构、并行处理、高吞吐率和计算延时低等诸多优势，成为当前服务器增强可重构性并行计算加速的一种理想器件。本发明所提供的高能效异构计算系统，充分利用了FPGA器件的逻辑可定制性为服务器引入了可重构性，实现了对数据中心应用的计算性能的提升。
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公开(公告)号：CN102708080B
公开(公告)日：2015-11-18
申请号：CN201210119650.9
申请日：2012-04-20
Applicant: 浪潮(北京)电子信息产业有限公司
CPC classification number: H04L25/14
Abstract: 本发明提供一种对齐高速串行通信通道的方法和系统。所述方法，包括：每个通道均获取对串行数据进行串并转换后得到的并行乱序数据，并查找所述并行乱序数据的数据是否有特征字符；当某一通道检测到特征字符后，该通道通知链路状态机已查找到特征字符；链路状态机当检测到所有通道均查找到特征字符后，控制所有通道同时输出各自通道检测出的特征字符，并在输出特征字符的时钟周期后第三个时钟周期，控制所有通道同时输出各自通道中特征字符所对应的有效数据。
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公开(公告)号：CN105045560A
公开(公告)日：2015-11-11
申请号：CN201510527281.0
申请日：2015-08-25
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F7/57
Abstract: 本发明公开了一种定点乘加运算方法和装置，该方法包括以下步骤：对第一操作数进行处理，得到第一高位数和第一低位数，对第二操作数进行处理，得到第二高位数和第二低位数；根据第一高位数、第一低位数、第二高位数和第二低位数执行乘法操作，得到多个乘法运算结果；根据多个乘法运算结果执行加法运算，得到加法运算结果；将加法运算结果作为数据处理结果输出，或者，对加法运算结果执行求和操作、饱和操作和舍入操作中的至少一项操作，得到数据处理结果。本发明支持多条指令，能够减少功能部件在一拍内所做的工作，提高时钟频率，并使多条指令同时在功能部件中执行，从而提高系统的吞吐率，在性能、延时和面积上实现优化设计。
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Patent Agency Ranking
公开(公告)号：CN104992224A
公开(公告)日：2015-10-21
申请号：CN201510313828.7
申请日：2015-06-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06N3/02
Abstract: 本发明一种脉冲耦合神经网络扩展系统和方法，包括：接收模块接收当前神经元的外部输入信号Ii和上一时刻邻域内神经元的脉冲信号Yj(t-1)；并根据外部输入信号Ii和脉冲信号Yj(t-1)计算反馈通道信号Fi(t)和连接通道信号Li(t)，将获得的反馈通道信号Fi(t)和连接通道信号Li(t)传输到调制模块。调制模块将收到的反馈通道信号Fi(t)和连接通道信号Li(t)进行耦合调制，产生内部活动项Ui(t)。脉冲发生模块实时将产生的内部活动项Ui(t)与预设的阈值Ei(t)相比较，根据比较结果确定是否产生脉冲并调节所述阈值Ei(t+1)。通过本发明的方案，能够表示神经元之间的负相关性。
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公开(公告)号：CN104915177A
公开(公告)日：2015-09-16
申请号：CN201510267353.2
申请日：2015-05-22
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F7/50
Abstract: 本发明公开了一种混合型加法器和高效混合型加法器。本实施例提供的混合型加法器包括：运算装置和进位值生成装置；运算装置包括第一4位加法器和N个4位运算单元；4位运算单元包括两个第二4位加法器和第一进位选择单元，两个第二4位加法器的进位值分别为0和1，输出端分别连接到第一进位选择单元的两个输入端；每个4位运算单元用于根据进位信号选择第二4位加法器中一个生成的运算结果；进位值生成装置中设置有N个进位值输出端，N个进位值输出端一一对应的连接到N个第一进位选择单元的进位输入端。本实施例提供的混合型加法器，能够在提高加法器运算速率的同时保证具有较小的版图面积，从而降低功耗。
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公开(公告)号：CN104360825A
公开(公告)日：2015-02-18
申请号：CN201410673934.1
申请日：2014-11-21
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F3/06
CPC classification number: G06F3/068 , G06F3/0604 , G06F3/0656
Abstract: 本发明公开了一种混合内存系统及其管理方法，属于计算机数据存储领域。本发明公开的方法包括：将两种或两种类型以上的存储介质架构成一个混合内存系统，其中，混合内存系统中所有存储介质按照统一的编址方式进行编址，并分别记录各类型的存储介质对应的地址范围；当混合内存系统中内存控制器收到读写请求时，根据读写请求的地址所属的地址范围查找对应的存储介质的类型，调用该类型的存储介质对应的访问控制器对读写请求进行处理。本发明还公开了一种混合内存系统。本申请技术方案使得整个系统具有多种整体属性，同时整个计算机系统可以按照传统方式进行管理内存，提高了内存系统的性能，增加了内存系统的使用时间。
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公开(公告)号：CN104156323A
公开(公告)日：2014-11-19
申请号：CN201410386627.5
申请日：2014-08-07
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明提供了一种Cache的数据块长度自适应读取方法及装置；方法包括：当处理器最后一级Cache未命中时，获取该Cache的缓存数据信息；根据所述缓存数据信息，判断该未命中的访存地址与Cache中缓存数据的地址是否集中；如果集中，则确定与数据分布集中度相适应的数据读取长度，单位为Cache行数；处理器以所述未命中的访存地址为中心，按照所确定的数据读取长度将数据从内存读取至该Cache中。本发明要解决的技术问题是如何提高CPU处理速度。
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公开(公告)号：CN103078708A
公开(公告)日：2013-05-01
申请号：CN201310001118.1
申请日：2013-01-04
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L1/00
Abstract: 一种互补码键控译码电路，涉及解码领域，合理的对互补码键控解调和译码，使互补码键控译码装置有良好的可扩展性，包括数据采样接收模块、互补码键控解调模块、寄存比较模块和状态控制器，本发明对接收到的CCK符号进行采样，并转换为码片；并对所述码片按照CCK编码调制规则进行相位旋转，遍历所有相位取值，利用相位取值对接收的码片进行相关，获得相关值；暂存相关值，获得最大相关峰和最大相关峰值所对应的相位取值；在遍历所有相位取值后，输出所述最大相关峰和最大相关峰值所对应的相位取值，清除暂存的所有相关值、最大相关峰和最大相关峰值所对应的相位取值。本发明使得电路的规模和速度得到优化，适合大规模电路的模块化设计。
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