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公开(公告)号：CN105975406A
公开(公告)日：2016-09-28
申请号：CN201610282531.3
申请日：2016-04-29
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0893
CPC classification number: G06F12/0893
Abstract: 本发明公开了一种数据存取方法及装置，其中，该方法包括：接收写请求；判断DRAM模拟器中是否存在与所述写请求对应的地址，如果是，则利用所述DRAM模拟器实现对应的写操作；如果否，则判断Flash模拟器中是否存在与所述写请求对应的地址，如果所述Flash模拟器中存在与所述写请求对应的地址，则利用所述Flash模拟器实现对应的写操作。由此，Flash模拟器可以作为DRAM模拟器的后备存储，从而结合DRAM模拟器和Flash模拟器大大增加系统内存的容量，解决现有技术中存在的系统内存容量小的问题。
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公开(公告)号：CN104991757A
公开(公告)日：2015-10-21
申请号：CN201510369430.5
申请日：2015-06-26
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F7/57
Abstract: 本发明提供一种浮点处理方法及浮点处理器，上述方法包括各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并对规格化移位结果进行处理后输出，同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；不仅实现了同时处理两个单精度乘法结果的例外判断以及指数的阶差计算，而且还满足了双单精度指令的设计要求。
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公开(公告)号：CN106339351B
公开(公告)日：2019-05-10
申请号：CN201610780375.3
申请日：2016-08-30
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种SGD算法优化系统及方法，该系统包括：多个基于FPGA的分布式计算节点和一个基于CPU的中心计算节点，其中，各分布式计算节点用于通过对应的FPGA中的并行数据通路对SGD算法中的待处理数据进行并行计算；中心计算节点用于对数据处理任务进行分配和调度。中心计算节点可以根据每个分布式计算节点的结构特点来为其分配不同的计算任务，提高了分布式计算节点的计算性能、能效比和计算实时性，各分布式计算节点之间无需进行数据交换，减少了计算集群的网络开销。分布式计算节点基于FPGA，中心计算节点基于CPU，这就形成了异构计算平台，通过对SGD算法进行并行化设计，对Spark框架下的SGD算法进行了极大的优化，提高SGD算法处理海量数据的整体性能。
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公开(公告)号：CN105975406B
公开(公告)日：2019-05-10
申请号：CN201610282531.3
申请日：2016-04-29
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0893
Abstract: 本发明公开了一种数据存取方法及装置，其中，该方法包括：接收写请求；判断DRAM模拟器中是否存在与所述写请求对应的地址，如果是，则利用所述DRAM模拟器实现对应的写操作；如果否，则判断Flash模拟器中是否存在与所述写请求对应的地址，如果所述Flash模拟器中存在与所述写请求对应的地址，则利用所述Flash模拟器实现对应的写操作。由此，Flash模拟器可以作为DRAM模拟器的后备存储，从而结合DRAM模拟器和Flash模拟器大大增加系统内存的容量，解决现有技术中存在的系统内存容量小的问题。
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公开(公告)号：CN106339351A
公开(公告)日：2017-01-18
申请号：CN201610780375.3
申请日：2016-08-30
Applicant: 浪潮(北京)电子信息产业有限公司
CPC classification number: Y02D10/22 , Y02D10/36 , G06F17/11 , G06F9/5027 , G06F9/5061
Abstract: 本发明公开了一种SGD算法优化系统及方法，该系统包括：多个基于FPGA的分布式计算节点和一个基于CPU的中心计算节点，其中，各分布式计算节点用于通过对应的FPGA中的并行数据通路对SGD算法中的待处理数据进行并行计算；中心计算节点用于对数据处理任务进行分配和调度。中心计算节点可以根据每个分布式计算节点的结构特点来为其分配不同的计算任务，提高了分布式计算节点的计算性能、能效比和计算实时性，各分布式计算节点之间无需进行数据交换，减少了计算集群的网络开销。分布式计算节点基于FPGA，中心计算节点基于CPU，这就形成了异构计算平台，通过对SGD算法进行并行化设计，对Spark框架下的SGD算法进行了极大的优化，提高SGD算法处理海量数据的整体性能。
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Patent Agency Ranking
公开(公告)号：CN104239270A
公开(公告)日：2014-12-24
申请号：CN201410360196.5
申请日：2014-07-25
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明提供一种高速缓存同步的方法及装置，该方法包括：将所述多处理器的计算机系统中的处理器划分为两个或以上的分区，每个分区内各指定一个处理器核为本分区的代表节点；在宿主代理节点处建立用于存储高速缓存行的分区的位置及共享信息的目录；当所述分区内的任一处理器核访问指定高速缓存行发生缺失时，在本分区内采用源监听进行同步，如通过源监听未能实现同步，则由本分区的代表节点向所述宿主代理节点发送数据请求，由所述宿主代理节点采用宿主监听进行同步。本发明将多核、多处理器系统的处理器资源进行分区管理，分区内的处理器核依据源监听协议方法进行高速缓存一致性维护，分区之间依据宿主监听协议方法进行高速缓存内容一致性维护。
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公开(公告)号：CN105956666B
公开(公告)日：2018-09-07
申请号：CN201610283789.5
申请日：2016-04-29
Applicant: 浪潮(北京)电子信息产业有限公司
Inventor： 王洪伟
IPC: G06N99/00
Abstract: 本发明公开了一种机器学习方法及装置，其中，该方法包括：数据处理服务器将Spark数据处理算法及对应的待处理数据发送至FPGA异构加速计算装置，Spark数据处理算法为由Spark提供的数据处理算法；FPGA异构加速计算装置获取由FPGA算法库提供的与Spark数据处理算法对应的FPGA数据处理算法，并利用FPGA数据处理算法对待处理数据进行处理。由此，利用FPGA数据处理算法实现对于待处理数据的处理；而FPGA数据处理算法均为计算速度较Spark数据处理算法更快的数据处理算法，因此，缩短了大数据处理周期，提升了Spark机器学习性能。
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公开(公告)号：CN106250349A
公开(公告)日：2016-12-21
申请号：CN201610645582.8
申请日：2016-08-08
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/17
CPC classification number: G06F15/17
Abstract: 本发明公开了一种高能效异构计算系统，包括多个服务器单元，每个服务器单元对应一台服务器，每台服务器配置多个FPGA板卡；FPGA板卡作为异构加速器，采用PCIe接口通过PCIe Switch与同一个服务器单元内的CPU相连；服务器单元之间采用交换机进行互联。由于FPGA芯片具有低功耗、动态可重构、并行处理、高吞吐率和计算延时低等诸多优势，成为当前服务器增强可重构性并行计算加速的一种理想器件。本发明所提供的高能效异构计算系统，充分利用了FPGA器件的逻辑可定制性为服务器引入了可重构性，实现了对数据中心应用的计算性能的提升。
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公开(公告)号：CN105045560A
公开(公告)日：2015-11-11
申请号：CN201510527281.0
申请日：2015-08-25
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F7/57
Abstract: 本发明公开了一种定点乘加运算方法和装置，该方法包括以下步骤：对第一操作数进行处理，得到第一高位数和第一低位数，对第二操作数进行处理，得到第二高位数和第二低位数；根据第一高位数、第一低位数、第二高位数和第二低位数执行乘法操作，得到多个乘法运算结果；根据多个乘法运算结果执行加法运算，得到加法运算结果；将加法运算结果作为数据处理结果输出，或者，对加法运算结果执行求和操作、饱和操作和舍入操作中的至少一项操作，得到数据处理结果。本发明支持多条指令，能够减少功能部件在一拍内所做的工作，提高时钟频率，并使多条指令同时在功能部件中执行，从而提高系统的吞吐率，在性能、延时和面积上实现优化设计。
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公开(公告)号：CN104915177A
公开(公告)日：2015-09-16
申请号：CN201510267353.2
申请日：2015-05-22
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F7/50
Abstract: 本发明公开了一种混合型加法器和高效混合型加法器。本实施例提供的混合型加法器包括：运算装置和进位值生成装置；运算装置包括第一4位加法器和N个4位运算单元；4位运算单元包括两个第二4位加法器和第一进位选择单元，两个第二4位加法器的进位值分别为0和1，输出端分别连接到第一进位选择单元的两个输入端；每个4位运算单元用于根据进位信号选择第二4位加法器中一个生成的运算结果；进位值生成装置中设置有N个进位值输出端，N个进位值输出端一一对应的连接到N个第一进位选择单元的进位输入端。本实施例提供的混合型加法器，能够在提高加法器运算速率的同时保证具有较小的版图面积，从而降低功耗。
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