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公开(公告)号：CN105245576A
公开(公告)日：2016-01-13
申请号：CN201510573603.5
申请日：2015-09-10
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L29/08 , H04L12/801
CPC classification number: H04L67/1095 , H04L47/10 , H04L67/1097
Abstract: 本发明公开了一种基于全共享交换的存储架构系统，该系统包括：至少一个主机适配模块；至少两个主机交换设备；每个主机适配模块均与所有的主机交换设备相连；所有的主机适配模块与所有的主机交换设备构成主机层；至少两个控制器；至少两个控制器交换设备；每个控制器均与所有的控制器交换设备相连；所有的控制器与所有的控制器交换设备构成控制器层；至少两个存储交换设备；每个存储交换设备均与所有的控制器相连；至少一个磁盘；所有的存储交换设备与所有的磁盘构成存储层。该系统实现降低系统的延时，提升系统的读写性能，提高系统的可靠性。
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公开(公告)号：CN102799559B
公开(公告)日：2015-12-02
申请号：CN201210264574.0
申请日：2012-07-27
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/16
CPC classification number: G06F15/7867
Abstract: 一种系统拓扑结构和一种拓扑结构的建立方法，该拓扑结构应用于验证平台，其中：该拓扑结构中，现场可编程门阵列FPGA实现的一芯片组的一端口的端口逻辑与FPGA实现的另外一芯片组的一端口的端口逻辑互换，使得处理器与FPGA不交叉相连。该拓扑结构与交叉互连的拓扑结构相比更加优化。
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公开(公告)号：CN104991868A
公开(公告)日：2015-10-21
申请号：CN201510314083.6
申请日：2015-06-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明公开了一种多核处理器系统和缓存一致性处理方法。本发明提供的多核处理器系统用于执行缓存一致性处理，多核处理器系统中的cache行具有M、E、K、I和F态；第一处理器内核用于向第二处理器内核发送请求进行读操作的第一请求消息；第二处理器内核，用于将第一cache行中的数据携带在第一响应消息中发送给第一处理器内核，并将第一cache行的状态更改为K态，其中，第二处理器内核在将第一cache行的状态由M态更改为K态后，忽略将第一cache行中的数据写入内存的操作。本发明解决了现有技术中的多核处理器系统在执行缓存一致性处理时，由于内存参与处理的可能性较大，从而导致多核处理器系统的性能较差的问题。
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公开(公告)号：CN104202753A
公开(公告)日：2014-12-10
申请号：CN201410515347.X
申请日：2014-09-29
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种确定基站的最优服务范围的方法及系统，该方法包括以下步骤：获取预设区域中的各个基站的位置信息；将所述各个基站作为基点，根据所述各个基站的位置信息，生成Voronoi图，所述Voronoi图由一组以所述各个基站作为生成元的Voronoi多边形构成；将所述各个基站所在的Voronoi多边形内的区域，分别作为所述各个基站在所述预设区域中的最优服务范围。本发明根据基站的位置信息生成Voronoi图，并根据该Voronoi图确定基站的最优服务范围，降低了计算方法的复杂度，缩短了计算周期，减少了实现成本。
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公开(公告)号：CN104199772A
公开(公告)日：2014-12-10
申请号：CN201410444061.7
申请日：2014-09-02
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F11/36
Abstract: 本发明公开了一种监管进程的方法和装置，包括启动需要监管的进程，并保存各进程的进程名称和进程身份PID；按照预先设置的第一周期，针对每个监管的进程：采集进程的信息；根据采集到的信息确定进程的状态；如果进程的状态为异常，则停止并重启进程，如果进程的状态为停止，则重启进程。通过本发明提供的技术方案，能够独自、自动地监管进程，从而有效提高了进程监管的效率。
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Patent Agency Ranking
公开(公告)号：CN104166631A
公开(公告)日：2014-11-26
申请号：CN201410462286.5
申请日：2014-09-11
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明提供了一种LLC中Cache行的替换方法，如果目标Cache地址在LLC中缺失，根据操作类型计算新调入Cache行的替换优先级，按照替换优先级有序原则，将原来替换优先级最高的Cache行替换，并将新调入Cache行存入目标Cache的对应位置；如果目标Cache地址在LLC中命中，根据Cache一致性状态和操作类型，更新当前访问Cache行的替换优先级，按照替换优先级有序原则，对当前访问Cache行进行优先级的升降级。能够有效降低包含Cache中替换引入的包含牺牲者导致的性能损失。
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公开(公告)号：CN102646118B
公开(公告)日：2014-11-05
申请号：CN201210039265.3
申请日：2012-02-20
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F17/30
CPC classification number: G06F17/30327
Abstract: 本发明提供了一种数据索引方法和装置。涉及数据管理领域；解决了传统索引技术无法满足大型数据检索需要的问题。该方法包括：创建所述至少一个被索引对象R的索引树；根据至少一个被索引对象的ID建立哈希结构；在所述哈希结构中存储所述被索引对象在所述索引树中各位置的生命期。本发明提供的技术方案适用于大型关系数据管理系统，实现了高效率高准确性的数据索引。
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公开(公告)号：CN102142987B
公开(公告)日：2014-01-08
申请号：CN201010593965.8
申请日：2010-12-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L12/24
Abstract: 本发明公开了一种串行总线设备及其传输数据的方法，涉及计算机通信领域。本发明公开的一种串行总线设备包括：收发模块，与对端设备之间建立一条差分时钟通道以及多条差分数据通道；链路检测模块，根据所接收到的链路检测指令检测差分时钟通道和各条差分数据通道的状态；控制状态机模块，向链路检测模块发起链路检测指令，以及在链路检测模块检测到所述差分时钟通道发生故障时，修复该差分时钟通道，在链路检测模块检测到有差分数据通道发生故障时，启动带内复位，剔除发生故障的差分通道，并对剩余的差分数据通道进行重组后进行数据传输。本发明的实施例具有高速率、低延迟、链路检测自适应、可扩展性、智能化、自动复位等特性。
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公开(公告)号：CN103413003A
公开(公告)日：2013-11-27
申请号：CN201310367038.8
申请日：2013-08-21
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F17/50
CPC classification number: G06F15/16
Abstract: 本法公开了一种序列传输、接收装置及方法，所述序列传输装置包括：通道标识ID生成器和序列集成器，其中：所述通道ID生成器，用于在互连节点的链路初始化阶段，为每个传输通道生成物理ID；所述序列集成器，用于将每个传输通道的物理ID集成在相应传输通道的检测序列中，通过相应传输通道将检测序列传输给接收节点。本发明采用传输通道的物理ID生成、传输、分析的方法，并实现物理ID和核心逻辑ID自动映射，弥补了手动优化逻辑通道与物理通道映射关系复杂的不足，大大降低了因多通道乱序布线带来的串行数据多通道传输处理逻辑设计和调试的复杂度，有效提高了芯片逻辑设计和验证调试的效率。
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公开(公告)号：CN102129418B
公开(公告)日：2013-04-17
申请号：CN201110053727.2
申请日：2011-03-07
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/173 , G06F15/167
CPC classification number: G06F17/5081 , G06F15/17356
Abstract: 本发明提供了一种高端容错计算机系统及实现方法，该系统包括N个单结点原型验证系统和M个交叉开关互联路由器芯片组，每个所述交叉开关互联路由器芯片组均用于实现所述N个单结点原型验证系统之间互联，各所述交叉开关互联路由器芯片组之间不做转接，M，N均为大于等于2的正整数，所述单结点原型验证系统包括：计算板，为一4路紧耦合计算板；芯片验证板，包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；互联板，包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。
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