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公开(公告)号：CN104202391B
公开(公告)日：2018-09-25
申请号：CN201410432369.X
申请日：2014-08-28
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L29/08
Abstract: 提出一种基于共享地址空间的非紧耦合系统间的RDMA通信方法，源节点通过直接内存存取指令远程访问目的节点，在源节点和目的节点之间建立远程直接内存存取RDMA连接；在建立所述RDMA连接后，在源节点与目的节点之间执行数据传递；数据传递完毕后释放所述RDMA连接；其中，远程目的节点的共享内存资源与I/O资源被映射在源节点本地的内存映射I/O(MMIO)地址空间当中。所述方法能够实现非紧耦合节点之间的快速、稳定的数据传输。
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公开(公告)号：CN105975406A
公开(公告)日：2016-09-28
申请号：CN201610282531.3
申请日：2016-04-29
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0893
CPC classification number: G06F12/0893
Abstract: 本发明公开了一种数据存取方法及装置，其中，该方法包括：接收写请求；判断DRAM模拟器中是否存在与所述写请求对应的地址，如果是，则利用所述DRAM模拟器实现对应的写操作；如果否，则判断Flash模拟器中是否存在与所述写请求对应的地址，如果所述Flash模拟器中存在与所述写请求对应的地址，则利用所述Flash模拟器实现对应的写操作。由此，Flash模拟器可以作为DRAM模拟器的后备存储，从而结合DRAM模拟器和Flash模拟器大大增加系统内存的容量，解决现有技术中存在的系统内存容量小的问题。
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公开(公告)号：CN104991757A
公开(公告)日：2015-10-21
申请号：CN201510369430.5
申请日：2015-06-26
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F7/57
Abstract: 本发明提供一种浮点处理方法及浮点处理器，上述方法包括各个对阶移位器接收到指数处理模块对源操作数分离出的指数进行处理的结果后，进行尾数对阶移位并将对阶移位结果输出至各个复合加法器；同时，乘法器将单精度乘法信息输入尾加法器，获取单精度乘法结果；所述复合加法器完成浮点尾数对阶后的加法计算后，输入移位器进行规格化移位并对规格化移位结果进行处理后输出，同时，乘法器根据所述单精度乘法结果，获取浮点双精度乘法结果后，进行乘法结果旁路输出；不仅实现了同时处理两个单精度乘法结果的例外判断以及指数的阶差计算，而且还满足了双单精度指令的设计要求。
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公开(公告)号：CN104202391A
公开(公告)日：2014-12-10
申请号：CN201410432369.X
申请日：2014-08-28
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: H04L29/08
Abstract: 提出一种基于共享地址空间的非紧耦合系统间的RDMA通信方法，源节点通过直接内存存取指令远程访问目的节点，在源节点和目的节点之间建立远程直接内存存取RDMA连接；在建立所述RDMA连接后，在源节点与目的节点之间执行数据传递；数据传递完毕后释放所述RDMA连接；其中，远程目的节点的共享内存资源与I/O资源被映射在源节点本地的内存映射I/O(MMIO)地址空间当中。所述方法能够实现非紧耦合节点之间的快速、稳定的数据传输。
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公开(公告)号：CN103077132A
公开(公告)日：2013-05-01
申请号：CN201310004920.6
申请日：2013-01-07
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种高速缓存处理方法及协议处理器高速缓存控制单元，高速缓存控制单元包括解析调度模块、标签阵列模块、数据阵列模块、接口通信模块；解析调度模块用于将译码数据发送至标签阵列模块，将译码数据和译码地址发送至标签阵列模块和数据阵列模块。标签阵列模块用于根据译码数据判断出命中的路的标识称为命中信息。数据阵列模块用于选通命中信息中相应路的数据。接口通信模块用于转发命中成功信息或者还同时转发从数据阵列模块接收到的数据。本发明以高速缓存控制单元与协议处理流水线的同步高速缓存操作方式取代现有的异步操作方式，消除了异步操作方式带来的高速缓存访问延迟问题。
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Patent Agency Ranking
公开(公告)号：CN104331377B
公开(公告)日：2018-06-26
申请号：CN201410645205.5
申请日：2014-11-12
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0871
Abstract: 本发明公开了一种多核处理器系统的目录缓存管理方法，包括以下步骤：利用内存地址的缓存块索引位对目录缓存进行划分；于系统物理内存分配时，通过为不同并行单元的数据分配不同的缓存块索引位，控制所述并行单元所占用的目录缓存容量。本发明公开的多核处理器系统的目录缓存管理方法，能够解决由于目录缓存的容量有限，不同并行单元的数据在目录缓存中的冲突造成系统性能降低的问题。
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公开(公告)号：CN105022609A
公开(公告)日：2015-11-04
申请号：CN201510475413.X
申请日：2015-08-05
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F9/38
Abstract: 本发明公开了一种数据混洗方法和数据混洗单元，该方法包括以下步骤：数据混洗单元接收来自向量运算部件的第一源操作数和第二源操作数；所述数据混洗单元将所述第一源操作数和所述第二源操作数分别进行拼接，得到第一操作数和第二操作数；所述数据混洗单元根据选择控制信号，对所述第一操作数和所述第二操作数进行选择输出，并将输出结果返回给所述向量运算部件。本发明中的数据混洗单元独立于向量运算部件，支持半字和字模式向量数据交换，使用硬件描述语言和EDA工具的支持下，能够在40nm工艺下达到1GHz的工作频率，高效灵活地实现数据混洗，可广泛应用于数字通讯、图像和视频处理等领域的ASIC数字信号处理器。
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公开(公告)号：CN104991868A
公开(公告)日：2015-10-21
申请号：CN201510314083.6
申请日：2015-06-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明公开了一种多核处理器系统和缓存一致性处理方法。本发明提供的多核处理器系统用于执行缓存一致性处理，多核处理器系统中的cache行具有M、E、K、I和F态；第一处理器内核用于向第二处理器内核发送请求进行读操作的第一请求消息；第二处理器内核，用于将第一cache行中的数据携带在第一响应消息中发送给第一处理器内核，并将第一cache行的状态更改为K态，其中，第二处理器内核在将第一cache行的状态由M态更改为K态后，忽略将第一cache行中的数据写入内存的操作。本发明解决了现有技术中的多核处理器系统在执行缓存一致性处理时，由于内存参与处理的可能性较大，从而导致多核处理器系统的性能较差的问题。
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公开(公告)号：CN102663051B
公开(公告)日：2014-12-10
申请号：CN201210089402.4
申请日：2012-03-29
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F17/30
Abstract: 本发明提供一种搜索内容可寻址存储器的方法和系统。所述方法，包括：获取查找字；将查找字划分成N个子查找字，其中每个子查找字对应内容可寻址存储器CAM中一地址宽度等于该子查找字宽度的静态随机存储器SRAM；并行地以子查找字作为读地址在对应的在SRAM中进行读操作，得到每个子查找字所对应的SRAM上各存储地址对该子查找字的匹配结果；对得到的匹配结果进行合并处理，得到该查找字在CAM中的匹配结果。
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公开(公告)号：CN104166631A
公开(公告)日：2014-11-26
申请号：CN201410462286.5
申请日：2014-09-11
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明提供了一种LLC中Cache行的替换方法，如果目标Cache地址在LLC中缺失，根据操作类型计算新调入Cache行的替换优先级，按照替换优先级有序原则，将原来替换优先级最高的Cache行替换，并将新调入Cache行存入目标Cache的对应位置；如果目标Cache地址在LLC中命中，根据Cache一致性状态和操作类型，更新当前访问Cache行的替换优先级，按照替换优先级有序原则，对当前访问Cache行进行优先级的升降级。能够有效降低包含Cache中替换引入的包含牺牲者导致的性能损失。
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