-
公开(公告)号：CN105094840B
公开(公告)日：2019-01-29
申请号：CN201510501567.1
申请日：2015-08-14
Applicant: 浪潮(北京)电子信息产业有限公司
Inventor： 倪璠
IPC: G06F9/52
Abstract: 本发明实施例公开了一种基于一致性原理的原子操作实现方法及装置，包括当处理器对锁定地址执行原子操作时，将所述锁定地址的协议初始状态转换为保持态；其中，在所述锁定地址处于保持态时，阻止其他处理器对所述锁定地址的读写操作；执行所述处理器对所述锁定地址的读写操作，当所述锁定地址处于保持态时，处理器的缓存一致性维护机制保证只有当前处理器能够对所述锁定地址执行读写操作，其它处理器对所述锁定地址的操作均需暂停等待，从而保证处理器对锁定地址的原子操作。
-
公开(公告)号：CN104991868B
公开(公告)日：2018-02-02
申请号：CN201510314083.6
申请日：2015-06-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0806 , G06F12/0815
Abstract: 本发明公开了一种多核处理器系统和缓存一致性处理方法。本发明提供的多核处理器系统用于执行缓存一致性处理，多核处理器系统中的cache行具有M、E、K、I和F态；第一处理器内核用于向第二处理器内核发送请求进行读操作的第一请求消息；第二处理器内核，用于将第一cache行中的数据携带在第一响应消息中发送给第一处理器内核，并将第一cache行的状态更改为K态，其中，第二处理器内核在将第一cache行的状态由M态更改为K态后，忽略将第一cache行中的数据写入内存的操作。本发明解决了现有技术中的多核处理器系统在执行缓存一致性处理时，由于内存参与处理的可能性较大，从而导致多核处理器系统的性能较差的问题。
-
公开(公告)号：CN104915177A
公开(公告)日：2015-09-16
申请号：CN201510267353.2
申请日：2015-05-22
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F7/50
Abstract: 本发明公开了一种混合型加法器和高效混合型加法器。本实施例提供的混合型加法器包括：运算装置和进位值生成装置；运算装置包括第一4位加法器和N个4位运算单元；4位运算单元包括两个第二4位加法器和第一进位选择单元，两个第二4位加法器的进位值分别为0和1，输出端分别连接到第一进位选择单元的两个输入端；每个4位运算单元用于根据进位信号选择第二4位加法器中一个生成的运算结果；进位值生成装置中设置有N个进位值输出端，N个进位值输出端一一对应的连接到N个第一进位选择单元的进位输入端。本实施例提供的混合型加法器，能够在提高加法器运算速率的同时保证具有较小的版图面积，从而降低功耗。
-
公开(公告)号：CN104156323A
公开(公告)日：2014-11-19
申请号：CN201410386627.5
申请日：2014-08-07
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明提供了一种Cache的数据块长度自适应读取方法及装置；方法包括：当处理器最后一级Cache未命中时，获取该Cache的缓存数据信息；根据所述缓存数据信息，判断该未命中的访存地址与Cache中缓存数据的地址是否集中；如果集中，则确定与数据分布集中度相适应的数据读取长度，单位为Cache行数；处理器以所述未命中的访存地址为中心，按照所确定的数据读取长度将数据从内存读取至该Cache中。本发明要解决的技术问题是如何提高CPU处理速度。
-
公开(公告)号：CN104331377B
公开(公告)日：2018-06-26
申请号：CN201410645205.5
申请日：2014-11-12
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0871
Abstract: 本发明公开了一种多核处理器系统的目录缓存管理方法，包括以下步骤：利用内存地址的缓存块索引位对目录缓存进行划分；于系统物理内存分配时，通过为不同并行单元的数据分配不同的缓存块索引位，控制所述并行单元所占用的目录缓存容量。本发明公开的多核处理器系统的目录缓存管理方法，能够解决由于目录缓存的容量有限，不同并行单元的数据在目录缓存中的冲突造成系统性能降低的问题。
-
Patent Agency Ranking
公开(公告)号：CN104991868A
公开(公告)日：2015-10-21
申请号：CN201510314083.6
申请日：2015-06-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明公开了一种多核处理器系统和缓存一致性处理方法。本发明提供的多核处理器系统用于执行缓存一致性处理，多核处理器系统中的cache行具有M、E、K、I和F态；第一处理器内核用于向第二处理器内核发送请求进行读操作的第一请求消息；第二处理器内核，用于将第一cache行中的数据携带在第一响应消息中发送给第一处理器内核，并将第一cache行的状态更改为K态，其中，第二处理器内核在将第一cache行的状态由M态更改为K态后，忽略将第一cache行中的数据写入内存的操作。本发明解决了现有技术中的多核处理器系统在执行缓存一致性处理时，由于内存参与处理的可能性较大，从而导致多核处理器系统的性能较差的问题。
-
公开(公告)号：CN104166631A
公开(公告)日：2014-11-26
申请号：CN201410462286.5
申请日：2014-09-11
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/08
Abstract: 本发明提供了一种LLC中Cache行的替换方法，如果目标Cache地址在LLC中缺失，根据操作类型计算新调入Cache行的替换优先级，按照替换优先级有序原则，将原来替换优先级最高的Cache行替换，并将新调入Cache行存入目标Cache的对应位置；如果目标Cache地址在LLC中命中，根据Cache一致性状态和操作类型，更新当前访问Cache行的替换优先级，按照替换优先级有序原则，对当前访问Cache行进行优先级的升降级。能够有效降低包含Cache中替换引入的包含牺牲者导致的性能损失。
-
公开(公告)号：CN105068786B
公开(公告)日：2018-03-23
申请号：CN201510461295.7
申请日：2015-07-30
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F9/38
Abstract: 本发明公开了一种处理访存请求的方法和节点控制器，该方法包括以下步骤：第一节点控制器接收来自第一处理器的访存请求；所述第一节点控制器将所述访存请求转发给与所述访存请求对应的处理器，并接收与所述访存请求对应的处理器返回的访存应答；所述第一节点控制器将所述访存应答发送给所述第一处理器，接收所述第一处理器返回的一致性状态信息，并对来自所述第一处理器的一致性状态信息进行记录。本发明能够减少节点控制器的数量，进而减少节点控制器所占内存空间，降低节点间互连规模，简化节点间拓扑，提升系统性能，对于互连端口数目和能够支持的域内处理器ID数量非常有限的处理器而言，效果更加显著。
-
公开(公告)号：CN104360981B
公开(公告)日：2017-09-29
申请号：CN201410645855.X
申请日：2014-11-12
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/163 , G06F13/42
Abstract: 本发明公开了一种面向多核多处理器平台的高速缓存(Cache)一致性协议的设计方法，其中，位于两个Cache一致性同步域的Cache行具有两种共享态，所述两种共享态分别用于指示所述Cache行在两个Cache一致性同步域中的共享情况。本发明公开的面向多核多处理器平台的Cache一致性协议的设计方法，能够减少部分写操作及无效操作引起的数据同步消息数量，降低数据同步消息延迟，从而提升协议的数据同步效率。
-
公开(公告)号：CN104166631B
公开(公告)日：2017-08-01
申请号：CN201410462286.5
申请日：2014-09-11
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/123
Abstract: 本发明提供了一种LLC中Cache行的替换方法，如果目标Cache地址在LLC中缺失，根据操作类型计算新调入Cache行的替换优先级，按照替换优先级有序原则，将原来替换优先级最高的Cache行替换，并将新调入Cache行存入目标Cache的对应位置；如果目标Cache地址在LLC中命中，根据Cache一致性状态和操作类型，更新当前访问Cache行的替换优先级，按照替换优先级有序原则，对当前访问Cache行进行优先级的升降级。能够有效降低包含Cache中替换引入的包含牺牲者导致的性能损失。
-
-
-
-
-
-
-
-
-
Search Results
17
records
(took 0.023 seconds)
